參數(shù)資料
型號： ADSP-3PARCBF548M01
廠商： Analog Devices Inc
文件頁數(shù)： 65/100頁
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描述： MODULE BOARD BF548
產(chǎn)品培訓(xùn)模塊： Arcturus uCBF54x-EMM
特色產(chǎn)品： uCBF54x Start Kit and System Module by Arcturus
標(biāo)準(zhǔn)包裝： 5
系列： Blackfin®
模塊/板類型： 處理器模塊
適用于相關(guān)產(chǎn)品： ADSP-BF548
相關(guān)產(chǎn)品： ADSP-BF548MBBCZ-5M-ND - IC DSP 533MHZ W/DDR 400CSPBGA
ADSP-BF548BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
Timer Cycle Timing
Table 48 and Figure 41 describe timer expired operations. The
input signal is asynchronous in “width capture mode” and
“external clock mode” and has an absolute maximum input fre-
quency of (fSCLK/2) MHz.
Table 48. Timer Cycle Timing
Parameter
Min
Max
Unit
Timing Characteristics
tWL
Timer Pulse Width Input Low
1
tSCLK +1
ns
tWH
Timer Pulse Width Input High
tSCLK +1
ns
tTIS
Timer Input Setup Time Before CLKOUT Low2
6.5
ns
tTIH
Timer Input Hold Time After CLKOUT Low2
–1
ns
Switching Characteristics
tHTO
Timer Pulse Width Output
1
×t
SCLK
(2
32 – 1)
×t
SCLK
ns
tTOD
Timer Output Delay After CLKOUT High
6
ns
1 The minimum pulse widths apply for TMRx signals in width capture and external clock modes.
2 Either a valid setup and hold time or a valid pulse width is sufficient. There is no need to resynchronize timer flag inputs.
Figure 41. Timer Cycle Timing
CLKOUT
TMRx OUTPUT
TMRx INPUT
tTIS
tTIH
tWH,tWL
tTOD
tHTO
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PDF描述
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