參數(shù)資料
型號(hào)： ADSP-2196MKSTZ-160
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 39/68頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 16BIT 144-LQFP
標(biāo)準(zhǔn)包裝： 1
系列： ADSP-21xx
類型： 定點(diǎn)
接口： 主機(jī)接口，SPI，SSP，UART
時(shí)鐘速率： 160MHz
非易失內(nèi)存： ROM（48 kB）
芯片上RAM： 40kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 2.50V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
For current information contact Analog Devices at 800/262-5643
ADSP-2196
September 2001
This information applies to a product under development. Its characteristics and specifications are subject to change with-
out notice. Analog Devices assumes no obligation regarding future manufacturing unless otherwise agreed to in writing.
44
REV. PrA
35(/,0,1$5< 7(&+1,&$/ '$7$
Serial Port (SPORT) Frame Synch Timing
Table 19 and Figure 22 describe SPORT frame synch operations.
To determine whether communication is possible between two devices at clock speed n, the following specifications must
be confirmed: 1) frame sync delay and frame sync setup and hold, 2) data delay and data setup and hold, and 3)
R/TCLK width.
Table 19. Serial Port (SPORT) Frame Synch Timing
Parameter
Description
Min
Max
Unit
Switching Characteristics
t
HOFSE
RFS Hold after RCLK (Internally Generated RFS)1
1Referenced to drive edge.
12.4
ns
t
HOFSI
TFS Hold after TCLK (Internally Generated TFS)1
12.2
ns
t
DDTENFS
Data Enable from late FS or MCE = 1, MFD = 02
2MCE = 1, TFS enable and TFS valid follow t
DDTLFSE and tDDTENFS.
4.7
ns
t
DDTLFSE
Data Delay from Late External TFS or External RFS with
MCE = 1, MFD = 03
4.7
ns
t
HDTE
Transmit Data Hold after TCLK (external clk)1
12.4
ns
t
HDTI
Transmit Data Hold after TCLK (internal clk)1
012.2
ns
t
DDTE
Transmit Data Delay after TCLK (external clk)1
012.2
ns
t
DDTI
Transmit Data Delay after TCLK (internal clk)1
011.1
ns
Timing Requirements
t
SFSE
TFS/RFS Setup before TCLK/RCLK (external clk)3
3Referenced to sample edge.
–0.6
TBD
ns
t
SFSI
TFS/RFS Setup before TCLK/RCLK (internal clk)3
–0.6
TBD
ns
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