tMIN
參數(shù)資料
型號(hào)： ADAU1401AWBSTZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 50/52頁(yè)
文件大?。?/td> 0K
描述： IC AUDIO PROC 28/56BIT 48LQFP
標(biāo)準(zhǔn)包裝： 1
系列： SigmaDSP®
類型： 音頻處理器
應(yīng)用： 監(jiān)控器，電視
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP
供應(yīng)商設(shè)備封裝： 48-LQFP（7x7）
包裝： 托盤
ADAU1401A
Rev. A | Page 7 of 52
DIGITAL TIMING SPECIFICATIONS
Table 8.
Limit
Parameter1
tMIN
tMAX
Unit
Description
MASTER CLOCK
tMP
36
244
ns
MCLKI period, 512 × fS mode.
tMP
48
366
ns
MCLKI period, 384 × fS mode.
tMP
73
488
ns
MCLKI period, 256 × fS mode.
tMP
291
1953
ns
MCLKI period, 64 × fS mode.
SERIAL PORT
tBIL
40
ns
INPUT_BCLK low pulse width.
tBIH
40
ns
INPUT_BCLK high pulse width.
tLIS
10
ns
INPUT_LRCLK setup; time to INPUT_BCLK rising.
tLIH
10
ns
INPUT_LRCLK hold; time from INPUT_BCLK rising.
tSIS
10
ns
SDATA_INx setup; time to INPUT_BCLK rising.
tSIH
10
ns
SDATA_INx hold; time from INPUT_BCLK rising.
tLOS
10
ns
OUTPUT_LRCLK setup in slave mode.
tLOH
10
ns
OUTPUT_LRCLK hold in slave mode.
tTS
5
ns
OUTPUT_BCLK falling to OUTPUT_LRCLK timing skew.
tSODS
40
ns
SDATA_OUTx delay in slave mode; time from OUTPUT_BCLK falling.
tSODM
40
ns
SDATA_OUTx delay in master mode; time from OUTPUT_BCLK falling.
SPI PORT
fCCLK
6.25
MHz
CCLK frequency.
tCCPL
80
ns
CCLK pulse width low.
tCCPH
80
ns
CCLK pulse width high.
tCLS
0
ns
CLATCH setup; time to CCLK rising.
tCLH
100
ns
CLATCH hold; time from CCLK rising.
tCLPH
80
ns
CLATCH pulse width high.
tCDS
0
ns
CDATA setup; time to CCLK rising.
tCDH
80
ns
CDATA hold; time from CCLK rising.
tCOD
101
ns
COUT delay; time from CCLK falling.
I2C PORT
fSCL
400
kHz
SCL frequency.
tSCLH
0.6
μs
SCL high.
tSCLL
1.3
μs
SCL low.
tSCS
0.6
μs
SCL setup time, relevant for repeated start condition.
tSCH
0.6
μs
SCL hold time. After this period, the first clock is generated.
tDS
100
ns
Data setup time.
tSCR
300
ns
SCL rise time.
tSCF
300
ns
SCL fall time.
tSDR
300
ns
SDA rise time.
tSDF
300
ns
SDA fall time.
tBFT
0.6
Bus-free time; time between stop and start.
MULTIPURPOSE PINS AND RESET
tGRT
50
ns
GPIO rise time.
tGFT
50
ns
GPIO fall time.
tGIL
1.5 × 1/fS
μs
GPIO input latency; time until high/low value is read by core.
tRLPW
20
ns
RESET low pulse width.
1 All timing specifications are given for the default (I2S) states of the serial input port and the serial output port (see Table 66).
相關(guān)PDF資料
PDF描述
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參數(shù)描述
ADAU1401AWBSTZ-RL 功能描述:IC AUDIO PROC 28/56BIT 48LQFP RoHS:是 類別:集成電路 (IC) >> 線性 - 音頻處理 系列:SigmaDSP® 其它有關(guān)文件:STA321 View All Specifications 標(biāo)準(zhǔn)包裝:1 系列:Sound Terminal™ 類型:音頻處理器 應(yīng)用:數(shù)字音頻 安裝類型:表面貼裝 封裝/外殼:64-LQFP 裸露焊盤 供應(yīng)商設(shè)備封裝:64-LQFP EP（10x10） 包裝:Digi-Reel® 其它名稱:497-11050-6
ADAU1401YSTZ 功能描述:IC AUDIO PROC 28/56BIT 48LQFP RoHS:是 類別:集成電路 (IC) >> 線性 - 音頻處理 系列:SigmaDSP® 其它有關(guān)文件:STA321 View All Specifications 標(biāo)準(zhǔn)包裝:1 系列:Sound Terminal™ 類型:音頻處理器 應(yīng)用:數(shù)字音頻 安裝類型:表面貼裝 封裝/外殼:64-LQFP 裸露焊盤 供應(yīng)商設(shè)備封裝:64-LQFP EP（10x10） 包裝:Digi-Reel® 其它名稱:497-11050-6
ADAU1401YSTZ-RL 功能描述:IC AUDIO PROC 28/56BIT 48LQFP RoHS:是 類別:集成電路 (IC) >> 線性 - 音頻處理 系列:SigmaDSP® 其它有關(guān)文件:STA321 View All Specifications 標(biāo)準(zhǔn)包裝:1 系列:Sound Terminal™ 類型:音頻處理器 應(yīng)用:數(shù)字音頻 安裝類型:表面貼裝 封裝/外殼:64-LQFP 裸露焊盤 供應(yīng)商設(shè)備封裝:64-LQFP EP（10x10） 包裝:Digi-Reel® 其它名稱:497-11050-6
ADAU1421YSTZ 制造商:Analog Devices 功能描述:
ADAU1421YSTZ-REEL 制造商:Analog Devices 功能描述:
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