參數(shù)資料
型號： A14100A-STDCQG256B
元件分類： FPGA
英文描述： FPGA, 1377 CLBS, 30000 GATES, 85 MHz, CQFP256
封裝： CERAMIC, QFP-256
文件頁數(shù)： 20/54頁
文件大?。?/td> 343K
代理商： A14100A-STDCQG256B
RadTolerant FPGAs
v3.1
1-23
Table 1-16 RT1425A, A1425A Logic and Input Modules
Worst-Case Military Conditions, VCC = 4.5 V, TJ = 125°C
–1 Speed
Std Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
I/O Module Sequential Timing
tINH
Input F-F Data Hold (w.r.t. IOCLK Pad)
0.0
ns
tINSU
Input F-F Data Setup (w.r.t. IOCLK Pad)
2.1
2.4
ns
tIDEH
Input Data Enable Hold (w.r.t. IOCLK Pad)
0.0
ns
tIDESU
Input Data Enable Setup (w.r.t. IOCLK Pad)
8.7
10.0
ns
tOUTH
Output F-F Data Hold (w.r.t. IOCLK Pad)
1.1
1.2
ns
tOUTSU
Output F-F Data Setup (w.r.t. IOCLK Pad)
1.1
1.2
ns
tODEH
Output Data Enable Hold (w.r.t. IOCLK Pad)
0.5
0.6
ns
tODESU
Output Data Enable Setup (w.r.t. IOCLK Pad)
2.0
2.4
ns
TTL Output Module Timing1
tDHS
Data to Pad, High Slew
7.5
8.9
ns
tDLS
Data to Pad, Low Slew
11.9
14.0
ns
tENZHS
Enable to Pad, Z to H/L, High Slew
6.0
7.0
ns
tENZLS
Enable to Pad, Z to H/L, Low Slew
10.9
12.8
ns
tENHSZ
Enable to Pad, H/L to Z, High Slew
9.9
11.6
ns
tENLSZ
Enable to Pad, H/L to Z, Low Slew
9.9
11.6
ns
tCKHS
IOCLK Pad to Pad H/L, High Slew
10.5
11.6
ns
tCKLS
IOCLK Pad to Pad H/L, Low Slew
15.7
17.4
ns
dTLHHS
Delta Low to High, High Slew
0.04
ns/pF
dTLHLS
Delta Low to High, Low Slew
0.07
0.08
ns/pF
dTHLHS
Delta High to Low, High Slew
0.05
0.06
ns/pF
dTHLLS
Delta High to Low, Low Slew
0.07
0.08
ns/pF
CMOS Output Module Timing1
tDHS
Data to Pad, High Slew
9.2
10.8
ns
tDLS
Data to Pad, Low Slew
17.3
20.3
ns
tENZHS
Enable to Pad, Z to H/L, High Slew
7.7
9.1
ns
tENZLS
Enable to Pad, Z to H/L, Low Slew
13.1
15.5
ns
tENHSZ
Enable to Pad, H/L to Z, High Slew
9.9
11.6
ns
tENLSZ
Enable to Pad, H/L to Z, Low Slew
10.5
11.6
ns
tCKHS
IOCLK Pad to Pad H/L, High Slew
12.5
13.7
ns
tCKLS
IOCLK Pad to Pad H/L, Low Slew
18.1
20.1
ns
dTLHHS
Delta Low to High, High Slew
0.06
0.07
ns/pF
dTLHLS
Delta Low to High, Low Slew
0.11
0.13
ns/pF
dTHLHS
Delta High to Low, High Slew
0.04
0.05
ns/pF
dTHLLS
Delta High to Low, Low Slew
0.05
0.06
ns/pF
Note:
1. Delays based on 35pF loading.
相關(guān)PDF資料
PDF描述
A14100A-STDCQG256M FPGA, 1377 CLBS, 30000 GATES, 85 MHz, CQFP256
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A1460A-PQ160M FPGA, 848 CLBS, 6000 GATES, 100 MHz, PQFP160
A1460A-1TQ176M FPGA, 848 CLBS, 6000 GATES, 125 MHz, PQFP176
A1460A-TQ176M FPGA, 848 CLBS, 6000 GATES, 100 MHz, PQFP176
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