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參數(shù)資料
| 型號： | XC3S200AN-4FT256I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 71/123頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN 3AN 256FTBGA |
| 標準包裝： | 90 |
| 系列： | Spartan®-3AN |
| LAB/CLB數(shù)： | 448 |
| 邏輯元件/單元數(shù)： | 4032 |
| RAM 位總計： | 294912 |
| 輸入/輸出數(shù)： | 195 |
| 門數(shù)： | 200000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-LBGA |
| 供應商設備封裝： | 256-FTBGA |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁當前第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁
Spartan-3AN FPGA Family: DC and Switching Characteristics
DS557 (v4.1) April 1, 2011
Product Specification
51
Block RAM Timing
Table 38: Block RAM Timing
Symbol
Description
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Clock-to-Output Times
TRCKO
When reading from block RAM, the delay from the active
transition at the CLK input to data appearing at the DOUT
output
–2.06
–2.49
ns
Setup Times
TRCCK_ADDR Setup time for the ADDR inputs before the active transition at
the CLK input of the block RAM
0.32
–0.36
–ns
TRDCK_DIB
Setup time for data at the DIN inputs before the active
transition at the CLK input of the block RAM
0.28
–0.31
–ns
TRCCK_ENB
Setup time for the EN input before the active transition at the
CLK input of the block RAM
0.69
–0.77
–ns
TRCCK_WEB
Setup time for the WE input before the active transition at the
CLK input of the block RAM
1.12
–1.26
–ns
Hold Times
TRCKC_ADDR Hold time on the ADDR inputs after the active transition at the
CLK input
0
–0
–ns
TRCKD_DIB
Hold time on the DIN inputs after the active transition at the
CLK input
0
–0
–ns
TRCKC_ENB
Hold time on the EN input after the active transition at the CLK
input
0
–0
–ns
TRCKC_WEB
Hold time on the WE input after the active transition at the CLK
input
0
–0
–ns
Clock Timing
TBPWH
High pulse width of the CLK signal
1.56
–1.79
–ns
TBPWL
Low pulse width of the CLK signal
1.56
–1.79
–ns
Clock Frequency
FBRAM
Block RAM clock frequency
0
320
0
280
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 10.
相關PDF資料 |
PDF描述 |
|---|---|
| XC3S400AN-4FTG256C | IC FPGA SPARTAN-3AN 256FTBGA |
| RSA50DTAD-S664 | CONN EDGECARD 100PS R/A .125 SLD |
| 24LC32AFT-E/OT | IC SRL EEPROM 4KX8 2.5V SOT23-5 |
| RMA50DTAD-S664 | CONN EDGECARD 100PS R/A .125 SLD |
| 24AA32AFT-I/MS | IC SRL EEPROM 4KX8 1.8V 8-MSOP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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| XC3S200AN4FTG256CES | 制造商:Xilinx 功能描述: |
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