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參數(shù)資料
| 型號(hào)： | UPD78F1146AGK-GAJ-AX |
| 廠商： | Renesas Electronics America |
| 文件頁數(shù)： | 833/880頁 |
| 文件大小： | 0K |
| 描述： | MCU 16BIT 78K0R/KX3 64-LQFP |
| 標(biāo)準(zhǔn)包裝： | 300 |
| 系列： | 78K0R/Kx3 |
| 核心處理器： | 78K/0R |
| 芯體尺寸： | 16-位 |
| 速度： | 20MHz |
| 連通性： | 3 線 SIO，I²C，LIN，UART/USART |
| 外圍設(shè)備： | DMA，LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 50 |
| 程序存儲(chǔ)器容量： | 256KB（256K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 12K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.8 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-LQFP |
| 包裝： | 托盤 |
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APPENDIX B LIST OF CAUTIONS
User’s Manual U17854EJ9V0UD
847
(23/33)
Chapter
Cl
assi
fi
cati
on
Function
Details of
Function
Cautions
Page
Chapter
1
7
Soft
Standby
function
STOP mode
To shorten oscillation stabilization time after the STOP mode is released when the
CPU operates with the high-speed system clock (X1 oscillation), temporarily switch
the CPU clock to the internal high-speed oscillation clock before the execution of the
STOP instruction.
Before changing the CPU clock from the internal high-speed
oscillation clock to the high-speed system clock (X1 oscillation) after the STOP mode
is released, check the oscillation stabilization time with the oscillation stabilization
time counter status register (OSTC).
p.610
For an external reset, input a low level for 10
μs or more to the RESET pin.
(If an external reset is effected upon power application, the period during which the
supply voltage is outside the operating range (VDD < 1.8 V) is not counted in the 10
μs. However, the low-level input may be continued before POC is released.)
p.615
During reset input, the X1 clock, XT1 clock, internal high-speed oscillation clock, and
internal low-speed oscillation clock stop oscillating.
External main system clock
input becomes invalid.
p.615
Hard
When the STOP mode is released by a reset, the RAM contents in the STOP mode
are held during reset input. However, because SFR and 2nd SFR are initialized, the
port pins become high-impedance, except for P130, which is set to low-level output.
p.615
Block diagram of
reset function
An LVI circuit internal reset does not reset the LVI circuit.
p.616
Watchdog timer
overflow
A watchdog timer internal reset resets the watchdog timer.
p.617
Do not read data by a 1-bit memory manipulation instruction.
p.623
Chapter
1
8
Soft
Reset
function
RESF: Reset
control flag
register
When the LVI default start function (bit 0 (LVIOFF) of 000C1H = 0) is used, LVIRF
flag may become 1 from the beginning depending on the power-on waveform.
p.623
If the low-voltage detector (LVI) is set to ON by an option byte by default, the reset
signal is not released until the supply voltage (VDD) exceeds 2.07 V
±0.2 V.
pp.624,
625
If an internal reset signal is generated in the POC circuit, the reset control flag
register (RESF) is cleared to 00H.
p.624
Timing of
generation of
internal reset
signal (LVIOFF =
1)
Set the low-voltage detector by software after the reset status is released (see
CHAPTER 20 LOW-VOLTAGE DETECTOR).
p.626
Timing of
generation of
internal reset
signal (LVIOFF =
0)
Set the low-voltage detector by software after the reset status is released (see
CHAPTER 20 LOW-VOLTAGE DETECTOR).
p.627
Chapter
1
9
Soft
Power-on-
clear
circuit
Cautions for
power-on-clear
circuit
In a system where the supply voltage (VDD) fluctuates for a certain period in the
vicinity of the POC detection voltage (VPOC), the system may be repeatedly reset and
released from the reset status. In this case, the time from release of reset to the
start of the operation of the microcontroller can be arbitrarily set by taking the
following action.
p.628
Soft
To stop LVI, follow either of the procedures below.
When using 8-bit memory manipulation instruction: Write 00H to LVIM.
When using 1-bit memory manipulation instruction: Clear LVION to 0.
p.633
Chapter
2
0
Hard
Low-
voltage
detector
LVIM: Low-
voltage
detection
register
Input voltage from external input pin (EXLVI) must be EXLVI < VDD.
p.633
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