參數(shù)資料
型號： UPD78F1146AGK-GAJ-AX
廠商： Renesas Electronics America
文件頁數(shù)： 828/880頁
文件大?。?/td> 0K
描述： MCU 16BIT 78K0R/KX3 64-LQFP
標準包裝： 300
系列： 78K0R/Kx3
核心處理器： 78K/0R
芯體尺寸： 16-位
速度： 20MHz
連通性： 3 線 SIO，I²C，LIN，UART/USART
外圍設(shè)備： DMA，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 50
程序存儲器容量： 256KB（256K x 8）
程序存儲器類型： 閃存
RAM 容量： 12K x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 64-LQFP
包裝： 托盤
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APPENDIX B LIST OF CAUTIONS
User’s Manual U17854EJ9V0UD
842
(18/33)
Chapter
Cl
assi
fi
cati
on
Function
Details of
Function
Cautions
Page
Address field
transmission
After setting the PER0 register to 1, be sure to set the SPS0 register after 4 or more
clocks have elapsed.
p.453
Data reception
ACK is not output when the last data is received (NACK). Communication is then
completed by setting “1” to the ST02 bit to stop operation and generating a stop
condition.
p.462
Chapter
1
Soft
Simplified
I
2C (IIC10,
IIC20)
communi-
cation
Calculating
transfer rate
Setting SDR02[15:9] = 0000000B is prohibited. Setting SDR02[15:9] = 0000001B or
more.
p.464
Do not write data to IIC0 during data transfer.
p.476
IIC0: IIC shift
register 0
Write or read IIC0 only during the wait period. Accessing IIC0 in a communication
state other than during the wait period is prohibited. When the device serves as the
master, however, IIC0 can be written only once after the communication trigger bit
(STT0) is set to 1.
p.476
When setting serial interface IIC0, be sure to set IIC0EN to 1 first. If IIC0EN = 0,
writing to a control register of serial interface IIC0 is ignored, and, even if the register
is read, only the default value is read (except for port mode register 6 (PM6) and port
register 6 (P6)).
p.479
PER0:
Peripheral
enable register 0
Be sure to clear bits 1 and 6 of PER0 register to 0.
p.479
The start condition is detected immediately after I
2C is enabled to operate (IICE0 = 1)
while the SCL0 line is at high level and the SDA0 line is at low level. Immediately
after enabling I
2C to operate (IICE0 = 1), set LREL0 (1) by using a 1-bit memory
manipulation instruction.
p.480
IICC0: IIC
control register 0
When bit 3 (TRC0) of IIC status register 0 (IICS0) is set to 1, WREL0 is set to 1
during the ninth clock and wait is canceled, after which TRC0 is cleared and the
SDA0 line is set to high impedance.
p.483
Write to STCEN only when the operation is stopped (IICE0 = 0).
p.487
As the bus release status (IICBSY = 0) is recognized regardless of the actual bus
status when STCEN = 1, when generating the first start condition (STT0 = 1), it is
necessary to verify that no third party communications are in progress in order to
prevent such communications from being destroyed.
p.487
IICF0: IIC flag
register 0
Write to IICRSV only when the operation is stopped (IICE0 = 0).
p.487
IICX0: IIC
function
expansion
register 0
Determine the transfer clock frequency of I
2C by using CLX0, SMC0, CL01, and
CL00 before enabling the operation (by setting bit 7 (IICE0) of IIC control register 0
(IICC0) to 1). To change the transfer clock frequency, clear IICE0 once to 0.
p.489
Setting transfer
clock
Determine the transfer clock frequency of I
2C by using CLX0, SMC0, CL01, and
CL00 before enabling the operation (by setting bit 7 (IICE0) of IIC control register 0
(IICC0) to 1). To change the transfer clock frequency, clear IICE0 once to 0.
p.495
Chapter
1
2
Soft
Serial
interface
IIC0
When STCEN =
0
IImmediately after I
2C operation is enabled (IICE0 = 1), the bus communication status
(IICBSY (bit 6 of IICF0) =1) is recognized regardless of the actual bus status. When
changing from a mode in which no stop condition has been detected to a master
device communication mode, first generate a stop condition to release the bus, then
perform master device communication.
When using multiple masters, it is not possible to perform master device
communication when the bus has not been released (when a stop condition has not
been detected).
Use the following sequence for generating a stop condition.Use the following
sequence for generating a stop condition.
<1> Set IIC clock select register 0 (IICCL0).
<2> Set bit 7 (IICE0) of IIC control register 0 (IICC0) to 1.
<3> Set bit 0 (SPT0) of IICC0 to 1.
p.509
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