參數(shù)資料
型號(hào)： UPD78F1146AGK-GAJ-AX
廠商： Renesas Electronics America
文件頁數(shù)： 821/880頁
文件大?。?/td> 0K
描述： MCU 16BIT 78K0R/KX3 64-LQFP
標(biāo)準(zhǔn)包裝： 300
系列： 78K0R/Kx3
核心處理器： 78K/0R
芯體尺寸： 16-位
速度： 20MHz
連通性： 3 線 SIO，I²C，LIN，UART/USART
外圍設(shè)備： DMA，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 50
程序存儲(chǔ)器容量： 256KB（256K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 12K x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 64-LQFP
包裝： 托盤
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APPENDIX B LIST OF CAUTIONS
User’s Manual U17854EJ9V0UD
836
(12/33)
Chapter
Cl
assi
fi
cati
on
Function
Details of
Function
Cautions
Page
Chapter
8
Soft
Watchdog
timer
Setting interval
interrupt
When operating with the X1 oscillation clock after releasing the STOP mode, the CPU
starts operating after the oscillation stabilization time has elapsed.
Therefore, if the period between the STOP mode release and the watchdog timer
overflow is short, an overflow occurs during the oscillation stabilization time, causing a
reset.
Consequently, set the overflow time in consideration of the oscillation stabilization
time when operating with the X1 oscillation clock and when the watchdog timer is to
be cleared after the STOP mode release by an interval interrupt.
p.295
Change the output clock after disabling clock output (PCLOEn = 0).
p.298
Chapter
9
Soft
Clock
output/
buzzer
output
controller
CKS0, CKS1:
Clock output
select registers
0, 1
If the selected clock (fMAIN or fSUB) stops during clock output (PCLOEn = 1), the output
becomes undefined.
p.298
When setting the A/D converter, be sure to set ADCEN to 1 first. If ADCEN = 0,
writing to a control register of the A/D converter is ignored, and, even if the register is
read, only the default value is read (except for port mode registers 2 (PM2)).
p.303
PER0:
Peripheral
enable register 0
Be sure to clear bits 1, 6 of the PER0 register to 0.
p.303
ADM: A/D
converter mode
register
A/D conversion must be stopped before rewriting bits FR0 to FR2, LV1, and LV0 to
values other than the identical data.
p.304
A/D conversion
time selection
(2.7 V
≤ AVREF ≤
5.5 V)
Set the conversion times with the following conditions.
Conventional-specification products (
μPD78F114x)
4.0 V
≤ AVREF ≤ 5.5 V: fAD = 0.6 to 3.6 MHz
2.7 V
≤ AVREF < 4.0 V: fAD = 0.6 to 1.8 MHz
Functionally expanded products (
μPD78F114xA)
4.0 V
≤ AVREF ≤ 5.5 V: fAD = 0.33 to 3.6 MHz
2.7 V
≤ AVREF < 4.0 V: fAD = 0.33 to 1.8 MHz
p.305
Set the conversion times with the following conditions.
4.0 V
≤ AVREF ≤ 5.5 V: fAD = 0.6 to 3.6 MHz
2.7 V
≤ AVREF < 4.0 V: fAD = 0.6 to 1.8 MHz
2.3 V
≤ AVREF < 2.7 V: fAD = 0.6 to 1.44 MHz
p.306
When rewriting FR2 to FR0, LV1, and LV0 to other than the same data, stop A/D
conversion once (ADCS = 0) beforehand.
p.306
Change LV1 and LV0 from the default value, when 2.3 V
≤ AVREF < 2.7 V.
p.306
A/D conversion
time selection
(2.3 V
≤ AVREF ≤
5.5 V)
The above conversion time does not include clock frequency errors. Select
conversion time, taking clock frequency errors into consideration.
p.306
ADCR: 10-bit
A/D conversion
result register
When writing to the A/D converter mode register (ADM), analog input channel
specification register (ADS), and A/D port configuration register (ADPC), the contents
of ADCR may become undefined. Read the conversion result following conversion
completion before writing to ADM, ADS, and ADPC.
Using timing other than the
above may cause an incorrect conversion result to be read.
p.308
Chapter
1
0
Soft
A/D
converter
ADCRH: 8-bit
A/D conversion
result register
When writing to the A/D converter mode register (ADM), analog input channel
specification register (ADS), and A/D port configuration register (ADPC), the contents
of ADCRH may become undefined. Read the conversion result following conversion
completion before writing to ADM, ADS, and ADPC.
Using timing other than the
above may cause an incorrect conversion result to be read.
p.309
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