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參數(shù)資料
| 型號(hào)： | UPD30181GM-66-8ED |
| 廠商： | NEC Corp. |
| 英文描述： | 64-/32-Bit Microprocessor |
| 中文描述： | 64-/32-Bit微處理器 |
| 文件頁(yè)數(shù)： | 104/444頁(yè) |
| 文件大?。?/td> | 1449K |
| 代理商： | UPD30181GM-66-8ED |
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CHAPTER 5 INITIALIZATION INTERFACE
User’s Manual U14272EJ3V0UM
104
5.3 Reset of CPU Core
This section describes the reset sequence of the V
R
4110 CPU core.
5.3.1 Cold Reset
In the V
R
4181, a Cold Reset sequence is executed in the CPU core in the following cases:
RTC reset
RSTSW reset
Deadman’s Switch reset
Software shutdown
HALTimer shutdown
BATTINH shutdown (shutdown according to battery state)
A Cold Reset completely initializes the CPU core, except for the following register bits.
The TS and SR bits of the Status register are cleared to 0.
The ERL and BEV bits of the Status register are set to 1.
The upper limit value (31) is set in the Random register.
The Wired register is initialized to 0.
The Count register is initialized to 0.
Bits 31 to 28 of the Config register are set to 0 and bits 22 to 3 to 0x04800; the other bits are undefined.
The values of the other registers are undefined.
Once power to the processor is established, the ColdReset# (internal) and the Reset# (internal) signals are
asserted and a Cold Reset is started. After approximately 2 ms assertion, the ColdReset# signal is deasserted
synchronously with the rising edge of MasterOut (internal). Then the Reset# signal is deasserted synchronously with
the rising edge of MasterOut, and the Cold Reset is completed.
Upon reset, the CPU core becomes bus master and drives the SysAD bus (internal). After Reset# is deasserted,
the CPU core branches to the Reset exception vector and begins executing the reset exception code.
Figure 5-8. Cold Reset
Reset# (Internal)
ColdReset# (Internal)
MasterClock
Note
(Internal)
V
DD
TClock (Internal)
MasterOut (Internal)
Undefined
Undefined
Note
MasterClock is the basic clock used in the CPU core. Its frequency is one forth of TClock frequency.
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