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Figures
viii
February 2005 Revised April 2006
SLES135A
List of Figures
Figure
Page
21
TVP5160 PNP-Package Terminal Diagram
7
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31
Analog Processors and A/D Converters
10
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32
Luminance Edge-Enhancer Peaking Block
13
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33
Peaking Filter Frequency Response NTSC/PAL ITU_R BT.601 Sampling
13
. . . . . . . . . . . . . . . . . . . .
34
Reference Clock Configuration
14
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35
RTC Timing
15
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36
Fast-Switches for SCART and Digital Overlay
17
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
37
Vertical Synchronization Signals for 525-Line System
18
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
38
Vertical Synchronization Signals for 625-Line System
19
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
39
Horizontal Synchronization Signals for 10-Bit 4:2:2 Mode
20
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
310
Horizontal Synchronization Signals for 20-Bit 4:2:2 Mode
21
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
311
VS Position with Respect to HS for Interlaced Signals
22
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
312
VS Position with Respect to HS for Progressive Signals
22
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
313
VBUS Access
24
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314
Reset Timing
28
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41
Teletext Filter Function
77
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51
Application Example
96
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71
Clocks, Video Data, and Sync Timing
101
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
72I2C Host Port Timing
101
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73
SDRAM Interface Timing
102
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74
TVP5160 Timing Relationship with K4S161622E-80 SDRAM
103
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81
128-Pin PowerPad Package
106
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