參數(shù)資料
型號： TMS320LC545
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： Digital Signal Processors(20/25ns指令周期， 高性能，大并行度，特殊指令集可有效實現(xiàn)多種復雜算法及應用的DSP)
中文描述： 數(shù)字信號處理器（20/25ns指令周期，高性能，大并行度，特殊指令集可有效實現(xiàn)多種復雜算法及應用的數(shù)字信號處理器）
文件頁數(shù)： 87/107頁
文件大小： 2149K
代理商： TMS320LC545
TMS320C54x, TMS320LC54x
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS039A – FEBRUARY 1996 – REVISED JULY 1997
84
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
serial port transmit timing
switching characteristics over recommended operating conditions for serial port transmit with
external clocks and frames [H = 0.5t
c(CO)
] (see Figure 31)
PARAMETER
’C54x-40
’LC54x-40
’LC54x-50
’54x-66
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
td(DX)
td(FSX)
tdis(DX)
Values derived from characterizaton data and not tested
Delay time, DX valid after CLKX rising
25
25
25
ns
Delay time, FSX after CLKX rising edge
Disable time, DX after CLKX rising
2H–8
2H–5
2H–5
ns
40
40
40
ns
timing requirements over recommended operating conditions for serial port transmit with external
clocks and frames [H = 0.5t
c(CO)
] (see Figure 31)
’C54x-40
’LC54x-40
’LC54x-50
’54x-66
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
tc(SCK)
th(DX)
th(FSX)
th(FSX)H
tf(SCK)
tr(SCK)
tw(SCK)
The serial port design is fully static and, therefore, can operate with tc(SCK) approaching
∞
. It is characterized approaching an input frequency
of 0 Hz but tested at a much higher frequency to minimize test time.
§If the FSX pulse does not meet this specification, the first bit of serial data is driven on DX until the falling edge of FSX. After the falling edge of
FSX, data is shifted out on DX pin. The transmit buffer-empty interrupt is generated when the th(FSX) and th(FSX)H specification is met.
Values assured by design but not tested
NOTE 1: Internal clock with external FSX and vice versa are also allowable. However, FSX timings to CLKX always are defined depending on
the source of FSX, and CLKX timings always are dependent upon the source of CLKX. Specifically, the relationship of FSX to CLKX
is independent of the source of CLKX.
Cycle time, serial port clock
6H
6H
6H
ns
Hold time, DX valid after CLKX rising
–5
–5
– 5
ns
Hold time, FSX after CLKX falling edge (see Note 1)
7
6
6
ns
Hold time, FSX after CLKX rising edge (see Note 1)
Fall time, serial port clock
Rise time, serial port clock
2H–8§
2H–5§
2H–5§
ns
6
6
6
ns
6
6
6
ns
Pulse duration, serial port clock low/high
3H
3H
3H
ns
DX BIT
FSX
CLKX
8/16
7/15
2
1
th(DX)
td(DX)
tw(SCK)
tr(SCK)
tf(SCK)
tw(SCK)
tc(SCK)
td(FSX)
th(FSX)H
th(FSX)
tdis(DX)
Figure 31. Serial Port Transmit Timing With External Clocks and Frames
A
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PDF描述
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參數(shù)描述
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