參數(shù)資料
型號： ST72521BAR9
英文描述： ST72521B - 80/64-PIN 8-BIT MCU WITH 32 TO 60K ROM. FIVE TIMERS. SPI. SCI. I2C. CAN INTERFACE
中文描述： ST72521B - 80/64-PIN 8位32至60,000 ROM的微處理器。 5個定時器。的SPI。脊髓損傷。 I2C總線。 CAN接口
文件頁數(shù)： 21/198頁
文件大?。?/td> 2504K
代理商： ST72521BAR9
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ST72521B
21/198
5 SUPPLY, RESET AND CLOCK MANAGEMENT
The device includes a range of utility features for
securing the application in critical situations (for
example in case of a power brown-out), and re-
ducing the number of external components. An
overview is shown in
Figure 8
.
For more details, refer to dedicated parametric
section.
Main features
I
Optional PLL for multiplying the frequency by 2
(not to be used with internal RC oscillator in
order to respect the max. operating frequency)
I
Reset Sequence Manager (RSM)
I
Multi-Oscillator Clock Management (MO)
– 5 Crystal/Ceramic resonator oscillators
– 1 Internal RC oscillator
I
System Integrity Management (SI)
– Main supply Low voltage detection (LVD)
– Auxiliary Voltage detector (AVD) with interrupt
capability for monitoring the main supply or
the EVD pin
– Clock Security System (CSS) with Clock Filter
and Backup Safe Oscillator (enabled by op-
tion byte)
Figure 8. Clock, Reset and Supply Block Diagram
5.1 PHASE LOCKED LOOP
If the clock frequency input to the PLL is in the
range 2 to 4 MHz, the PLL can be used to multiply
the frequency by two to obtain an f
OSC2
of 4 to 8
MHz. The PLL is enabled by option byte. If the PLL
is disabled, then f
OSC2 =
f
OSC
/2.
Caution:
The PLL is not recommended for appli-
cations where timing accuracy is required.
Caution
: The PLL must not be used with the inter-
nal RC oscillator.
Figure 7. PLL Block Diagram
0
1
PLL OPTION BIT
PLL x 2
f
OSC2
/ 2
f
OSC
LOW VOLTAGE
DETECTOR
(LVD)
f
OSC2
AUXILIARY VOLTAGE
DETECTOR
(AVD)
MULTI-
OSCILLATOR
(MO)
OSC1
RESET
V
SS
EVD
V
DD
RESET SEQUENCE
MANAGER
(RSM)
CLOCK
FILTER
SAFE
OSC
CLOCK SECURITY SYSTEM
(CSS)
OSC2
MAIN CLOCK
CONTROLLER
WITH REALTIME
CLOCK (MCC/RTC)
CSS Interrupt Request
AVD Interrupt Request
PLL
(option)
SYSTEM INTEGRITY MANAGEMENT
WATCHDOG
SICSR
AVDAVD AVD LVD
IE
S
TIMER (WDG)
RF
CSS
IE
CSS
D
WDG
RF
0
1
f
OSC
f
OSC2
0
F
f
CPU
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PDF描述
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