參數(shù)資料
型號： ST72521BAR9
英文描述： ST72521B - 80/64-PIN 8-BIT MCU WITH 32 TO 60K ROM. FIVE TIMERS. SPI. SCI. I2C. CAN INTERFACE
中文描述： ST72521B - 80/64-PIN 8位32至60,000 ROM的微處理器。 5個定時器。的SPI。脊髓損傷。 I2C總線。 CAN接口
文件頁數(shù)： 122/198頁
文件大?。?/td> 2504K
代理商： ST72521BAR9
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ST72521B
122/198
I
2
C BUS INTERFACE
(Cont’d)
I
2
C CLOCK CONTROL REGISTER (CCR)
Read / Write
Reset Value: 0000 0000 (00h)
Bit 7 =
FM/SM
Fast/Standard I
2
C mode.
This bit is set and cleared by software.
It is not
cleared when the interface is disabled (PE=0).
0: Standard I
2
C mode
1: Fast I
2
C mode
Bit 6:0 =
CC[6:0]
7-bit clock divider.
These bits select the speed of the bus (F
SCL
) de-
pending on the I
2
C mode. They are not cleared
when the interface is disabled (PE=0).
– Standard mode (FM/SM=0): F
SCL
<= 100kHz
F
SCL
= F
CPU
/(2x([CC6..CC0]+2))
– Fast mode (FM/SM=1): F
SCL
> 100kHz
F
SCL
= F
CPU
/(3x([CC6..CC0]+2))
Note: The programmed F
SCL
assumes no load on
SCL and SDA lines.
I
2
C DATA REGISTER
(
DR)
Read / Write
Reset Value: 0000 0000 (00h)
Bit 7:0 =
D[7:0]
8-bit Data Register.
These bits contain the byte to be received or trans-
mitted on the bus.
– Transmitter mode: Byte transmission start auto-
matically when the software writes in the DR reg-
ister.
– Receiver mode: the first data byte is received au-
tomatically in the DR register using the least sig-
nificant bit of the address.
Then, the following data bytes are received one
by one after reading the DR register.
7
0
FM/SM
CC6
CC5
CC4
CC3
CC2
CC1
CC0
7
0
D7
D6
D5
D4
D3
D2
D1
D0
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