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參數(shù)資料
| 型號(hào)： | R5S72691P266FP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 266.67 MHz, RISC MICROCONTROLLER, PQFP256 |
| 封裝： | 28 X 28 MM, 0.40 MM PITCH, PLASTIC, LQFP-256 |
| 文件頁(yè)數(shù)： | 179/445頁(yè) |
| 文件大?。?/td> | 17405K |
| 代理商： | R5S72691P266FP |
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Page xxvi of liv
24.3.8
IEBus Transmit Message Length Register (IETBFL) .................................... 1291
24.3.9
IEBus Reception Master Address Register 1 (IEMA1) .................................. 1292
24.3.10
IEBus Reception Master Address Register 2 (IEMA2) .................................. 1293
24.3.11
IEBus Receive Control Field Register (IERCTL) .......................................... 1294
24.3.12
IEBus Receive Message Length Register (IERBFL)...................................... 1295
24.3.13
IEBus Lock Address Register 1 (IELA1) ....................................................... 1295
24.3.14
IEBus Lock Address Register 2 (IELA2) ....................................................... 1296
24.3.15
IEBus General Flag Register (IEFLG)............................................................ 1297
24.3.16
IEBus Transmit Status Register (IETSR) ....................................................... 1300
24.3.17
IEBus Transmit Interrupt Enable Register (IEIET) ........................................ 1304
24.3.18
IEBus Receive Status Register (IERSR)......................................................... 1306
24.3.19
IEBus Receive Interrupt Enable Register (IEIER).......................................... 1310
24.3.20
IEBus Clock Selection Register (IECKSR) .................................................... 1311
24.3.21
IEBus Transmit Data Buffer 001 to 128 (IETB001 to IETB128)................... 1313
24.3.22
IEBus Receive Data Buffer 001 to 128 (IERB001 to IERB128) .................... 1314
24.4
Data Format .................................................................................................................... 1315
24.4.1
Transmission Format ...................................................................................... 1315
24.4.2
Reception Format............................................................................................ 1316
24.5
Software Control Flows .................................................................................................. 1317
24.5.1
Initial Setting .................................................................................................. 1317
24.5.2
Master Transmission....................................................................................... 1318
24.5.3
Slave Reception .............................................................................................. 1319
24.5.4
Master Reception ............................................................................................ 1320
24.5.5
Slave Transmission ......................................................................................... 1321
24.6
Operation Timing............................................................................................................ 1322
24.6.1
Master Transmit Operation ............................................................................. 1322
24.6.2
Slave Receive Operation................................................................................. 1323
24.6.3
Master Receive Operation .............................................................................. 1324
24.6.4
Slave Transmit Operation ............................................................................... 1325
24.7
Interrupt Sources............................................................................................................. 1326
24.8
Usage Notes .................................................................................................................... 1328
24.8.1
Note on Operation when Transfer is Incomplete after
Transfer of the Maximum Number of Bytes ................................................... 1328
Section 25 Renesas SPDIF Interface............................................................... 1331
25.1
Overview ........................................................................................................................ 1331
25.2
Features........................................................................................................................... 1331
25.3
Functional Block Diagram.............................................................................................. 1332
25.4
Input/Output Pins............................................................................................................ 1333
25.5
Renesas SPDIF (IEC60958) Frame Format.................................................................... 1333
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PDF描述 |
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