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參數(shù)資料
| 型號： | P9S12XEP100J1VAAR |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 262/1036頁 |
| 文件大?。?/td> | 3356K |
| 代理商： | P9S12XEP100J1VAAR |
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Chapter 6 Interrupt (S12XINTV2)
MC9S12XE-Family Reference Manual , Rev. 1.07
262
Freescale Semiconductor
NOTE
The HPRIO register and functionality of the original S12 interrupt module
isnolongersupported,sinceitissupersededbythe7-levelinterruptrequest
priority scheme.
6.1.1
Glossary
The following terms and abbreviations are used in the document.
6.1.2
Features
Interrupt vector base register (IVBR)
One spurious interrupt vector (at address vector base
1
+ 0x0010).
One non-maskable system call interrupt vector request (at address vector base + 0x0012).
Three non-maskable access violation interrupt vector requests (at address vector base +
0x0014
0x0018).
2–109 I bit maskable interrupt vector requests (at addresses vector base + 0x001A–0x00F2).
Each I bit maskable interrupt request has a configurable priority level and can be configured to be
handled by either the CPU or the XGATE module
2
.
I bit maskable interrupts can be nested, depending on their priority levels.
One X bit maskable interrupt vector request (at address vector base + 0x00F4).
One non-maskable software interrupt request (SWI) or background debug mode vector request (at
address vector base + 0x00F6).
One non-maskable unimplemented op-code trap (TRAP) vector (at address vector base + 0x00F8).
Three system reset vectors (at addresses 0xFFFA–0xFFFE).
Table 6-2. Terminology
Term
CCR
DMA
INT
IPL
ISR
MCU
XGATE
IRQ
XIRQ
Meaning
Condition Code Register (in the S12X CPU)
Direct Memory Access
Interrupt
Interrupt Processing Level
Interrupt Service Routine
Micro-Controller Unit
please refer to the "XGATE Block Guide"
refers to the interrupt request associated with the IRQ pin
refers to the interrupt request associated with the XIRQ pin
1. The vector base is a 16-bit address which is accumulated from the contents of the interrupt vector base register (IVBR, used
as upper byte) and 0x00 (used as lower byte).
2. The IRQ interrupt can only be handled by the CPU
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PDF描述 |
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參數(shù)描述 |
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