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參數(shù)資料
| 型號： | P9S12XEP100J1MAAR |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 485/1036頁 |
| 文件大?。?/td> | 3356K |
| 代理商： | P9S12XEP100J1MAAR |
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Chapter 11 S12XE Clocks and Reset Generator (S12XECRGV1) Block Description
MC9S12XE-Family Reference Manual Rev. 1.07
Freescale Semiconductor
485
11.3.2.6
S12XECRG Clock Select Register (CLKSEL)
This register controls S12XECRG clock selection. Refer to
Figure 11-16
for more details on the effect of
each bit.
Read: Anytime
Write: Refer to each bit for individual write conditions
Module Base + 0x0005
7
6
5
4
3
2
1
0
R
PLLSEL
PSTP
XCLKS
0
PLLWAI
0
RTIWAI
COPWAI
W
Reset
0
0
0
0
0
0
0
0
= Unimplemented or Reserved
Figure 11-8. S12XECRG Clock Select Register (CLKSEL)
Table 11-5. CLKSEL Field Descriptions
Field
Description
7
PLLSEL
PLL Select Bit
Write: Anytime.
Writing a one when LOCK=0 has no effect. This prevents the selection of an unstable PLLCLK as SYSCLK.
PLLSEL bit is cleared when the MCU enters Self Clock Mode, Stop Mode or Wait Mode with PLLWAI bit set.
It is recommended to read back the PLLSEL bit to make sure PLLCLK has really been selected as
SYSCLK, as LOCK status bit could theoretically change at the very moment writing the PLLSEL bit.
0 System clocks are derived from OSCCLK (f
BUS
= f
OSC
/ 2).
1 System clocks are derived from PLLCLK (f
BUS
= f
PLL
/ 2).
Pseudo Stop Bit
Write: Anytime
This bit controls the functionality of the oscillator during Stop Mode.
0 Oscillator is disabled in Stop Mode.
1 Oscillator continues to run in Stop Mode (Pseudo Stop).
Note:
Pseudo Stop Mode allows for faster STOP recovery and reduces the mechanical stress and aging of the
resonator in case of frequent STOP conditions at the expense of a slightly increased power consumption.
Oscillator Configuration Status Bit
— This read-only bit shows the oscillator configuration status.
0 Loop controlled Pierce Oscillator is selected.
1 External clock / full swing Pierce Oscillator is selected.
PLL Stops in Wait Mode Bit
Write: Anytime
If PLLWAI is set, the S12XECRG will clear the PLLSEL bit before entering Wait Mode. The PLLON bit remains
set during Wait Mode but the IPLL is powered down. Upon exiting Wait Mode, the PLLSEL bit has to be set
manually if PLL clock is required.
0 IPLL keeps running in Wait Mode.
1 IPLL stops in Wait Mode.
6
PSTP
5
XCLKS
3
PLLWAI
相關PDF資料 |
PDF描述 |
|---|---|
| P9S12XEP100J1MAG | Microcontrollers |
| P9S12XEP100J1MAGR | Microcontrollers |
| P9S12XEP100J1MAL | Microcontrollers |
| P9S12XEP100J1MALR | Microcontrollers |
| P9S12XEP100J1MVL | Microcontrollers |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| P9S12XEP100J1MAG | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| P9S12XEP100J1MAGR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| P9S12XEP100J1MAL | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| P9S12XEP100J1MALR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| P9S12XEP100J1MVL | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
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