參數(shù)資料
型號： MC68EN360FE33
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： RISC MICROCONTROLLER, CQFP240
封裝： CERAMIC, QFP-240
文件頁數(shù)： 488/962頁
文件大?。?/td> 26435K
代理商： MC68EN360FE33
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Serial Communication Controllers (SCCs)
7-214
MC68360 USER’S MANUAL
The status and control bits are prepared by the user before transmission and are set by the
CP after the buffer has been transmitted.
NOTE: Entries in boldface must be initialized by the user.
R—Ready
0 = The data buffer associated with this BD is not ready for transmission. The user is
free to manipulate this BD or its associated data buffer. The CP clears this bit after
the buffer has been transmitted or after an error condition is encountered.
1 = The data buffer, which has been prepared for transmission by the user, has not
been transmitted or is currently being transmitted. No fields of this BD may be writ-
ten by the user once this bit is set.
W—Wrap (Final BD in Table)
0 = This is not the last BD in the Tx BD table.
1 = This is the last BD in the Tx BD table. After this buffer has been used, the CP will
receive incoming data into the first BD in the table (the BD pointed to by TBASE).
The number of Tx BDs in this table is programmable, and is determined only by the
W-bit and the overall space constraints of the dual-port RAM.
I—Interrupt
0 = No interrupt is generated after this buffer has been serviced.
1 = Either TX or TXE in the BISYNC event register will be set when this buffer has been
serviced by the CP, which can cause an interrupt.
L—Last in Message
0 = The last character in the buffer is not the last character in the current block.
1 = The last character in the buffer is the last character in the current block. The trans-
mitter will enter (remain in) normal mode after sending the last character in the buff-
er and the BCS (if enabled).
TB—Transmit BCS
This bit is valid only when the L-bit is set.
0 = Transmit the SYN1–SYN2 sequence or idle (according to the RTSM bit in the
GSMR) after the last character in the buffer.
1 = Transmit the BCS sequence after the last character. The BISYNC controller will
also reset the BCS generator after transmitting the BCS.
CM—Continuous Mode
0 = Normal operation.
1 = The R-bit is not cleared by the CP after this BD is closed, allowing the associated
data buffer to be retransmitted automatically when the CP next accesses this BD.
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11
10
9876543210
OFFSET + 0
R
—
WI
L
TB
CM
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TD
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B
—
UN
CT
OFFSET + 2
DATA LENGTH
OFFSET + 4
TX DATA BUFFER POINTER
OFFSET + 6
F
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n
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c
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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PDF描述
MC68360RC25 RISC MICROCONTROLLER, CPGA241
MC68EN360RC25 RISC MICROCONTROLLER, CPGA241
MC68360FE25 32-BIT, 25 MHz, RISC PROCESSOR, CQFP240
MC68360CFE25 RISC MICROCONTROLLER, CQFP240
MC68EN360FE25 RISC MICROCONTROLLER, CQFP240
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參數(shù)描述
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MC68EN360RC25L 功能描述:微處理器 - MPU QUICC ETHRN RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324
MC68EN360RC25V 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual
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