參數(shù)資料
型號： MC68E360ZQ25VLR2
廠商： Freescale Semiconductor
文件頁數(shù)： 35/962頁
文件大?。?/td> 0K
描述： IC MPU QUICC 32BIT 357-PBGA
標(biāo)準(zhǔn)包裝： 180
系列： M683xx
處理器類型： M683xx 32-位
速度： 25MHz
電壓： 3.3V
安裝類型： 表面貼裝
封裝/外殼： 357-BBGA
供應(yīng)商設(shè)備封裝： 357-PBGA（25x25）
包裝： 帶卷 (TR)
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Table of Contents
Paragraph
Title
Page
Number
MC68360 USER’S MANUAL
6.9.3.7
Periodic Interrupt Timer Register (PITR)............................................... 6-38
6.9.3.8
Software Service Register (SWSR)....................................................... 6-39
6.9.3.9
CLKO Control Register (CLKOCR) ....................................................... 6-39
6.9.3.10
PLL Control Register (PLLCR) .............................................................. 6-40
6.9.3.11
Clock Divider Control Register (CDVCR) .............................................. 6-42
6.9.3.12
Breakpoint Address Register (BKAR) ................................................... 6-44
6.9.3.13
Breakpoint Control Register (BKCR)..................................................... 6-44
6.9.4
Port E Pin Assignment Register (PEPAR) ............................................ 6-48
6.10
Memory Controller................................................................................. 6-50
6.10.1
Memory Controller Key Features .......................................................... 6-50
6.10.2
Memory Controller Overview................................................................. 6-51
6.11
General-Purpose Chip-Select Overview (SRAM Banks)....................... 6-56
6.11.1
Associated Registers............................................................................. 6-56
6.11.2
8-, 16-, and 32-Bit Port Size Configuration............................................ 6-56
6.11.3
Write Protect Configuration ................................................................... 6-56
6.11.4
Programmable Wait State Configuration............................................... 6-56
6.11.5
Address and Address Space Checking................................................. 6-57
6.11.6
SRAM Bank Parity................................................................................. 6-57
6.11.7
External Master Support........................................................................ 6-57
6.11.8
Global (Boot) Chip-Select Operation..................................................... 6-58
6.11.9
SRAM Bus Error.................................................................................... 6-58
6.12
DRAM Controller Overview (DRAM Banks) .......................................... 6-58
6.12.1
DRAM Normal Access Support ............................................................. 6-60
6.12.2
DRAM Page Mode Support................................................................... 6-60
6.12.3
DRAM Burst Access Support ................................................................ 6-61
6.12.4
DRAM Bank Parity ................................................................................ 6-62
6.12.5
Refresh Operation ................................................................................. 6-62
6.12.6
DRAM Bank External Master Support................................................... 6-63
6.12.7
Double-Drive RAS Lines ....................................................................... 6-63
6.12.8
DRAM Bus Error.................................................................................... 6-63
6.13
Programming Model .............................................................................. 6-64
6.13.1
Global Memory Register (GMR)............................................................ 6-64
6.13.2
Memory Controller Status Register (MSTAT)........................................ 6-69
6.13.3
Base Register (BR) ............................................................................... 6-70
6.13.4
Option Register (OR)............................................................................. 6-74
6.13.5
DRAM-SRAM Performance Summary; ................................................. 6-78
Section 7
Communication Processor Module (CPM)
Introduction.............................................................................................. 7-1
7.1
RISC Controller ....................................................................................... 7-3
7.1.1
RISC Controller Configuration Register (RCCR).................................... 7-4
7.1.2
RISC Microcode Revision Number......................................................... 7-5
7.2
Command Set ........................................................................................ 7-5
7.2.1
Command Register Examples................................................................. 7-8
7.2.2
Command Execution Latency ................................................................. 7-8
F
re
e
sc
a
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S
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c
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r,
I
Freescale Semiconductor, Inc.
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n
c
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