參數(shù)資料
型號(hào)： MC68E360ZQ25VLR2
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 135/962頁(yè)
文件大小： 0K
描述： IC MPU QUICC 32BIT 357-PBGA
標(biāo)準(zhǔn)包裝： 180
系列： M683xx
處理器類型： M683xx 32-位
速度： 25MHz
電壓： 3.3V
安裝類型： 表面貼裝
封裝/外殼： 357-BBGA
供應(yīng)商設(shè)備封裝： 357-PBGA（25x25）
包裝： 帶卷 (TR)
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Table of Contents
Paragraph
Title
Page
Number
xviii
MC68360 USER’S MANUAL
7.11.14.3
SMC Commands in GCI Mode ............................................................7-307
7.11.14.4
SMC GCI Mode Register (SMCMR) ....................................................7-308
7.11.14.5
SMC Monitor Channel Rx BD ..............................................................7-309
7.11.14.6
SMC Monitor Channel Tx BD...............................................................7-310
7.11.14.7
SMC C/I Channel Receive Buffer Descriptor (Rx BD) .........................7-310
7.11.14.8
SMC C/I Channel Transmit Buffer Descriptor (Tx BD).........................7-311
7.11.14.9
SMC Event Register (SMCE)...............................................................7-311
7.11.14.10
SMC Mask Register (SMCM)...............................................................7-312
7.12
Serial Peripheral Interface (SPI) ..........................................................7-312
7.12.1
Overview ..............................................................................................7-312
7.12.2
SPI Key Features.................................................................................7-313
7.12.3
SPI Clocking and Pin Functions...........................................................7-314
7.12.4
SPI Transmit/Receive Process ............................................................7-315
7.12.4.1
SPI Master Mode .................................................................................7-315
7.12.4.2
SPI Slave Mode ...................................................................................7-316
7.12.4.3
SPI Multi-Master Operation..................................................................7-316
7.12.5
SPI Programming Model......................................................................7-317
7.12.5.1
SPI Mode Register (SPMODE)............................................................7-317
7.12.5.2
SPI Command Register (SPCOM).......................................................7-319
7.12.5.3
SPI Parameter RAM Memory Map ......................................................7-320
7.12.5.3.1
BD Table Pointer (RBASE, TBASE) ....................................................7-320
7.12.5.3.2
SPI Function Code Registers (RFCR, TFCR)......................................7-321
7.12.5.3.3
Maximum Receive Buffer Length Register (MRBLR) ..........................7-322
7.12.5.3.4
Receiver Buffer Descriptor Pointer (RBPTR).......................................7-322
7.12.5.3.5
Transmitter Buffer Descriptor Pointer (TBPTR) ...................................7-323
7.12.5.3.6
Other General Parameters...................................................................7-323
7.12.5.4
SPI Commands....................................................................................7-323
7.12.5.4.1
INIT TX PARAMETERS Command .....................................................7-323
7.12.5.4.2
CLOSE Rx BD Command....................................................................7-323
7.12.5.4.3
INIT RX PARAMETERS Command.....................................................7-323
7.12.5.5
SPI Buffer Descriptor Ring...................................................................7-324
7.12.5.5.1
SPI Receive Buffer Descriptor (Rx BD) ...............................................7-324
7.12.5.5.2
SPI Transmit Buffer Descriptor (Tx BD)...............................................7-326
7.12.5.6
SPI Event Register (SPIE) ...................................................................7-328
7.12.5.7
SPI Mask Register (SPIM) ...................................................................7-329
7.12.6
SPI Master Example ............................................................................7-329
7.12.7
SPI Slave Example ..............................................................................7-330
7.12.8
SPI Interrupt Handling..........................................................................7-331
7.13
Parallel Interface Port (PIP) .................................................................7-331
7.13.1
PIP Key Features.................................................................................7-331
7.13.2
PIP Overview .......................................................................................7-332
7.13.3
General-Purpose I/O Pins (Port B) ......................................................7-333
7.13.4
Interlocked Data Transfers...................................................................7-333
7.13.5
Pulsed Data Transfers .........................................................................7-334
7.13.5.1
Busy Signal ..........................................................................................7-335
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
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c
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