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參數(shù)資料
| 型號(hào)： | MC68302CFC20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | RISC PROCESSOR, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁(yè)數(shù)： | 269/480頁(yè) |
| 文件大?。?/td> | 1815K |
| 代理商： | MC68302CFC20 |
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Signal Description
MOTOROLA
MC68302 USER’S MANUAL
5-5
and system integration block. All M68000 bus timings are referenced to the CLKO signal.
CLKO supports both CMOS and TTL output levels. The output drive capability of the
CLKO signal is programmable in the CKCR register (see 3.9 Clock Control Register) to
one-third, two-thirds, or full strength, or this output can be disabled.
5.4 SYSTEM CONTROL
The system control pins are shown in Figure 5-3.
Figure 5-3. System Control Pins
RESET
This bidirectional, open-drain signal, acting as an input and asserted along with the HALT
pin, starts an initialization sequence called a total system reset that resets the entire
MC68302. RESET and HALT should remain asserted for at least 100 ms at power-on re-
set, and at least 10 clocks otherwise. The on-chip system RAM is not initialized during re-
set except for several locations initialized by the CP.
An internally generated reset, from the M68000 RESET instruction, causes the RESET
line to become an output for 124 clocks. In this case, the M68000 core is not reset; how-
ever, the communication processor is fully reset, and the system integration block is al-
most fully reset (refer to Table 2-6 and Table 2-9 for a list of the unaffected registers). The
user may also use the RESET output signal in this case to reset all external devices.
During total system reset, the address, data, and bus control pins are all three-stated, ex-
cept for CS3–CS0, which are high, and IAC, which is low. The BG pin output is the same
as that on the BR input. The general-purpose I/O pins are configured as inputs, except for
WDOG, which is an open-drain output. The NMSI1 pins are all inputs, except for RTS1
and TXD1, which output a high value. RTS3, NC1, and NC3 are also high. CLKO is active
and BRG1 is CLO/3.
NOTE
The RESET pin should not be asserted externally without also
asserting the HALT pin. To reset just the internal MC68302 pe-
ripherals, the RESET instruction may be used. If the RESET in-
struction is to be used, then the pull-up resistor on RESET
should not be greater than 1.2 k ohms.
MC68302
RESET
HALT
BERR
DISCPU
FRZ
BUSW
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| MC68302CFE20 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
| MC68302CPV16VC | 功能描述:IC MPU NETWORK 16MHZ 144-LQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標(biāo)準(zhǔn)包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點(diǎn):- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應(yīng)商設(shè)備封裝:357-PBGA（25x25） 包裝:托盤 |
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