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參數(shù)資料
| 型號(hào)： | L64105 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | AUDIO/VIDEO DECODER |
| 中文描述： | 音頻/視頻解碼器 |
| 文件頁(yè)數(shù)： | 87/454頁(yè) |
| 文件大小： | 4554K |
| 代理商： | L64105 |
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Host Interface Registers
4-5
Begin Vertical Blank Interrupt
The Video Interface module sets this bit and asserts
INTRn (if not masked) at the beginning of the vertical
blanking interval. This time is defined by the Vcode in the
Start of Active Video/End of Active Video (SAV/EAV)
timing codes programmed into the Video Interface.
5
This bit is cleared when read. INTRn is not asserted if the
host sets the mask bit.
SCR Overflow Interrupt
6
This bit is set and when the System Clock Reference
(SCR) counter (
page 4-13
) overflows. This bit is cleared
when read. INTRn is also asserted unless the host sets
the mask bit.
SCR Compare Interrupt
7
This bit is set when the System Clock Reference (SCR)
Compare mode is enabled and a match between the
value stored in the SCR Compare/Capture registers
(
page 4-13
) and the current value of the SCR occurs.
This bit is cleared when read. INTRn is also asserted
unless the host sets the mask bit.
Figure 4.3
Register 2 (0x002)
Pack Data Ready Interrupt
0
This bit is set and INTRn is asserted (if not masked) by
the preparser when it detects the start of a pack. The
interrupt alerts the host that the pack header, system
header, and first packet pointer are in the channel buffer.
This bit is cleared when read. INTRn is not asserted if the
host sets the mask bit.
7
6
5
4
3
2
1
0
Read
DTS Video
Event
Interrupt
DTS Audio
Event
Interrupt
Reserved
Seq End
Code in
Video
Channel
Interrupt
Reserved
Video PES
Data Ready
Interrupt
Audio PES
Data Ready
Interrupt
Pack Data
Ready
Interrupt
Write
DTS Video
Event Mask
DTS Audio
Event Mask
Reserved
Seq End
Code in
Video
Channel
Mask
Reserved
Video PES
Data Ready
Mask
Audio PES
Data Ready
Mask
Pack Data
Ready
Mask
相關(guān)PDF資料 |
PDF描述 |
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| L7113SEC-H | T-1 3/4 (5mm) LED LAMP |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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