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參數(shù)資料
| 型號： | ISPLSI3448 |
| 廠商： | Lattice Semiconductor Corporation |
| 英文描述： | In-System Programmable High Density PLD |
| 中文描述： | 在系統(tǒng)可編程高密度可編程邏輯器件 |
| 文件頁數(shù)： | 8/14頁 |
| 文件大?。?/td> | 144K |
| 代理商： | ISPLSI3448 |
Specifications
ispLSI 3448
8
Internal Timing Parameters
1
Over Recommended Operating Conditions
t
ob
t
obs
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
Table 2-0037/3448
Outputs
UNITS
-90
MIN.
-70
MIN.
MAX.
MAX.
DESCRIPTION
#
2
PARAMETER
47 Output Buffer Delay
48 Output Buffer Delay, Slew Limited Adder
–
–
–
–
3.0
13.0
ns
ns
t
oen
t
odis
Clocks
49 I/O Cell OE to Output Enabled
50 I/O Cell OE to Output Disabled
–
–
–
–
5.0
5.0
ns
ns
t
gy0/1/2
t
ioy3/4
Global Reset
t
gr
t
goe
t
toe
51 Clock Delay, Y0 or Y1 or Y2 to Global GLB Clock Line
52 Clock Delay, Y3 or Y4 to I/O Cell Global Clock Line
4.0
4.0
4.0
4.0
ns
ns
53 Global Reset to GLB and I/O Registers
–
9.0
ns
2.5
13.0
4.5
4.5
3.5
3.0
3.5
3.0
9.0
54 Global OE Pad Buffer
55 Test OE Pad Buffer
–
–
–
–
7.0
10.0
ns
ns
5.5
8.5
–
相關(guān)PDF資料 |
PDF描述 |
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