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參數(shù)資料
| 型號： | ISPLSI3448 |
| 廠商： | Lattice Semiconductor Corporation |
| 英文描述： | In-System Programmable High Density PLD |
| 中文描述： | 在系統(tǒng)可編程高密度可編程邏輯器件 |
| 文件頁數(shù)： | 7/14頁 |
| 文件大?。?/td> | 144K |
| 代理商： | ISPLSI3448 |
Specifications
ispLSI 3448
7
Internal Timing Parameters
1
Over Recommended Operating Conditions
t
iobp
t
iolat
t
iosu
t
ioh
t
ioco
t
ior
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR adjacent path can only be used by hard macros.
Table 2-0036/3448
Inputs
UNITS
-90
MIN.
-70
MIN.
MAX.
MAX.
DESCRIPTION
#
2
PARAMETER
24 I/O Register Bypass
25 I/O Latch Delay
26 I/O Register Setup Time before Clock
27 I/O Register Hold Time after Clock
–
–
–
–
3.2
18.2
–
–
ns
ns
ns
ns
–
–
9.0
-4.0
GRP
t
grp
t
feedback
28 I/O Register Clock to Out Delay
29 I/O Register Reset to Out Delay
–
–
–
–
10.2
10.2
ns
ns
30 GRP Delay
31 Feedback Delay
–
–
–
–
3.5
1.6
ns
ns
GLB
t
4ptbp
t
4ptbr
32 4 Product Term Bypass Path Delay (Comb.)
33 4 Product Term Bypass Path Delay (Reg.)
–
–
–
–
5.3
3.8
ns
ns
t
1ptxor
t
20ptxor
t
xoradj
t
gbp
t
gsu
t
gh
t
gco
t
gro
t
ptre
t
ptoe
t
ptck
ORP
t
orp
t
orpbp
34 1 Product Term/XOR Path Delay
35 20 Product Term/XOR Path Delay
36 XOR Adjacent Path Delay
37 GLB Register Bypass Delay
–
–
–
–
–
–
–
–
5.8
5.8
7.3
0.5
ns
ns
ns
ns
38 GLB Register Setup Time before Clock
39 GLB Register Hold Time after Clock
–
–
2.5
6.3
–
–
ns
ns
40 GLB Register Clock to Output Delay
–
–
1.0
ns
3
41 GLB Register Reset to Output Delay
42 GLB Product Term Reset to Register Delay
43 GLB Product Term Output Enable to I/O Cell Delay
44 GLB Product Term Clock Delay
–
–
–
–
–
–
1.0
10.5
18.3
4.5
ns
ns
ns
ns
4.5
45 ORP Delay
46 ORP Bypass Delay
–
–
–
–
2.0
0.0
ns
ns
7.5
-3.0
1.5
5.4
2.3
14.0
8.3
8.3
3.2
1.0
4.0
3.5
5.0
5.0
6.2
0.5
0.5
1.0
8.9
15.0
3.7
3.7
1.5
0.0
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