參數(shù)資料
型號： ISP1181A
廠商： NXP Semiconductors N.V.
英文描述： Full-speed Universal Serial Bus peripheral controller
中文描述： 全速通用串行總線外設(shè)控制器
文件頁數(shù)： 53/70頁
文件大小： 341K
代理商： ISP1181A
Philips Semiconductors
ISP1181A
Full-speed USB peripheral controller
Product data
Rev. 05 — 08 December 2004
53 of 70
9397 750 13959
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
20.2 Access cycle timing
[1]
Commands Acknowledge Setup, Clear Buffer, Validate Buffer and Write Endpoint Configuration require 180 ns to complete.
Fig 20. ALE timing.
MGS790
AD0
ALE
DATA
tLH
tAVLL
tLLAX
A0
D0
Table 58:
Symbol
Dynamic characteristics: access cycle timing
Parameter
Conditions
8-bit bus
16-bit bus
Unit
Min
Max
Min
Max
Write command + write data (see
Figure 21
and
Figure 22
)
T
cy(WC-WD)
cycle time for write command,
then write data
T
cy(WD-WD)
cycle time for write data
T
cy(WD-WC)
cycle time for write data, then
write command
Write command + read data (see
Figure 23
and
Figure 24
)
T
cy(WC-RD)
cycle time for write command,
then read data
T
cy(RD-RD)
cycle time for read data
T
cy(RD-WC)
cycle time for read data, then
write command
100
[1]
-
205
-
ns
90
90
-
-
205
205
-
-
ns
ns
100
[1]
-
205
-
ns
90
90
-
-
205
205
-
-
ns
ns
Fig 21. Write command + write data cycle timing.
MGT022
Tcy(WC-WD)
Tcy(WD-WD)
command
DATA
WR
data
data
CS
相關(guān)PDF資料
PDF描述
ISP1181ADGG Full-speed Universal Serial Bus peripheral controller
ISP1181B Full-speed Universal Serial Bus peripheral controller
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參數(shù)描述
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