- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄223993 > HY5V52CLF-6 (HYNIX SEMICONDUCTOR INC) 8M X 32 SYNCHRONOUS DRAM, 5.4 ns, PBGA90 PDF資料下載
參數(shù)資料
| 型號： | HY5V52CLF-6 |
| 廠商： | HYNIX SEMICONDUCTOR INC |
| 元件分類： | DRAM |
| 英文描述： | 8M X 32 SYNCHRONOUS DRAM, 5.4 ns, PBGA90 |
| 封裝： | 0.80 MM PITCH, FBGA-90 |
| 文件頁數(shù)： | 6/12頁 |
| 文件大小： | 161K |
| 代理商： | HY5V52CLF-6 |
Rev. 0.7 / Dec. 2003
3
HY5V52CF
Ball CONFIGURATION
Ball DESCRIPTION
PIN
PIN NAME
DESCRIPTION
CLK
Clock
The system clock input. All other inputs are registered to the SDRAM on the rising edge
of CLK.
CKE
Clock Enable
Controls internal clock signal and when deactivated, the SDRAM will be one of the states
among power down, suspend or self refresh
CS
Chip Select
Enables or disables all inputs except CLK, CKE and DQM
BA0, BA1
Bank Address
Selects bank to be activated during RAS activity
Selects bank to be read/written during CAS activity
A0 ~ A11
Address
Row Address : RA0 ~ RA11, Column Address : CA0 ~ CA8
Auto-precharge flag : A10
RAS, CAS, WE
Row Address Strobe,
Column Address Strobe, Write
Enable
RAS, CAS and WE define the operation
Refer function truth table for details
DQM0~3
Data Input/Output Mask
Controls output buffers in read mode and masks input data in write mode
DQ0 ~ DQ31
Data Input/Output
Multiplexed data input / output pin
VDD/VSS
Power Supply/Ground
Power supply for internal circuits and input buffers
VDDQ/VSSQ
Data Output Power/Ground
Power supply for output buffers
NC
No Connection
No connection
T op V iew
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
DQ 2 6
DQ 2 4
V S S
DQ 2 8
V D DQ
V S S Q
VS SQ
D Q 2 7
D Q 2 5
VS SQ
D Q 2 9
D Q 3 0
V D DQ
D Q 3 1
NC
VS S
D Q M 3
A 3
A 4
A5
A6
A7
A 8
N C
C L K
C KE
A9
DQ M 1
N C
NC
VD D Q
D Q 8
VSS
V S S Q
DQ 1 0
DQ 9
V SSQ
D Q 1 2
D Q 1 4
D Q 1 1
VD D Q
VSSQ
D Q 1 3
D Q 1 5
VSS
V D D
D Q2 3
D Q2 1
V D D Q
VSSQ
D Q 1 9
DQ 2 2
D Q 2 0
V D DQ
DQ 1 7
D Q 1 8
V D DQ
N C
D Q 1 6
VSS Q
A2
D Q M 2
VD D
A1 0
A 0
A 1
NC
B A 1
A 1 1
BA 0
/C S
/R A S
/C A S
/W E
D Q M 0
VD D
D Q 7
V SSQ
DQ 6
D Q 5
V D D Q
DQ 1
D Q 3
V D D Q
VD D Q
VSSQ
D Q 4
VD D
D Q 0
D Q 2
123
7
8
9
45
6
T op V iew
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
DQ 2 6
DQ 2 4
V S S
DQ 2 8
V D DQ
V S S Q
VS SQ
D Q 2 7
D Q 2 5
VS SQ
D Q 2 9
D Q 3 0
V D DQ
D Q 3 1
NC
VS S
D Q M 3
A 3
A 4
A5
A6
A7
A 8
N C
C L K
C KE
A9
DQ M 1
N C
NC
VD D Q
D Q 8
VSS
V S S Q
DQ 1 0
DQ 9
V SSQ
D Q 1 2
D Q 1 4
D Q 1 1
VD D Q
VSSQ
D Q 1 3
D Q 1 5
VSS
V D D
D Q2 3
D Q2 1
V D D Q
VSSQ
D Q 1 9
DQ 2 2
D Q 2 0
V D DQ
DQ 1 7
D Q 1 8
V D DQ
N C
D Q 1 6
VSS Q
A2
D Q M 2
VD D
A1 0
A 0
A 1
NC
B A 1
A 1 1
BA 0
/C S
/R A S
/C A S
/W E
D Q M 0
VD D
D Q 7
V SSQ
DQ 6
D Q 5
V D D Q
DQ 1
D Q 3
V D D Q
VD D Q
VSSQ
D Q 4
VD D
D Q 0
D Q 2
123
7
8
9
45
6
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
DQ 2 6
DQ 2 4
V S S
DQ 2 8
V D DQ
V S S Q
VS SQ
D Q 2 7
D Q 2 5
VS SQ
D Q 2 9
D Q 3 0
V D DQ
D Q 3 1
NC
VS S
D Q M 3
A 3
A 4
A5
A6
A7
A 8
N C
C L K
C KE
A9
DQ M 1
N C
NC
VD D Q
D Q 8
VSS
V S S Q
DQ 1 0
DQ 9
V SSQ
D Q 1 2
D Q 1 4
D Q 1 1
VD D Q
VSSQ
D Q 1 3
D Q 1 5
VSS
V D D
D Q2 3
D Q2 1
V D D Q
VSSQ
D Q 1 9
DQ 2 2
D Q 2 0
V D DQ
DQ 1 7
D Q 1 8
V D DQ
N C
D Q 1 6
VSS Q
A2
D Q M 2
VD D
A1 0
A 0
A 1
NC
B A 1
A 1 1
BA 0
/C S
/R A S
/C A S
/W E
D Q M 0
VD D
D Q 7
V SSQ
DQ 6
D Q 5
V D D Q
DQ 1
D Q 3
V D D Q
VD D Q
VSSQ
D Q 4
VD D
D Q 0
D Q 2
DQ 2 6
DQ 2 4
V S S
DQ 2 8
V D DQ
V S S Q
VS SQ
D Q 2 7
D Q 2 5
VS SQ
D Q 2 9
D Q 3 0
V D DQ
D Q 3 1
NC
VS S
D Q M 3
A 3
A 4
A5
A6
A7
A 8
N C
C L K
C KE
A9
DQ M 1
N C
NC
VD D Q
D Q 8
VSS
V S S Q
DQ 1 0
DQ 9
V SSQ
D Q 1 2
D Q 1 4
D Q 1 1
VD D Q
VSSQ
D Q 1 3
D Q 1 5
VSS
V D D
D Q2 3
D Q2 1
V D D Q
VSSQ
D Q 1 9
DQ 2 2
D Q 2 0
V D DQ
DQ 1 7
D Q 1 8
V D DQ
N C
D Q 1 6
VSS Q
A2
D Q M 2
VD D
A1 0
A 0
A 1
NC
B A 1
A 1 1
BA 0
/C S
/R A S
/C A S
/W E
D Q M 0
VD D
D Q 7
V SSQ
DQ 6
D Q 5
V D D Q
DQ 1
D Q 3
V D D Q
VD D Q
VSSQ
D Q 4
VD D
D Q 0
D Q 2
DQ 2 6
DQ 2 4
V S S
DQ 2 8
V D DQ
V S S Q
VS SQ
D Q 2 7
D Q 2 5
VS SQ
D Q 2 9
D Q 3 0
V D DQ
D Q 3 1
NC
VS S
D Q M 3
A 3
A 4
A5
A6
A7
A 8
N C
C L K
C KE
A9
DQ M 1
N C
NC
VD D Q
D Q 8
VSS
V S S Q
DQ 1 0
DQ 9
V SSQ
D Q 1 2
D Q 1 4
D Q 1 1
VD D Q
VSSQ
D Q 1 3
D Q 1 5
VSS
V D D
D Q2 3
D Q2 1
V D D Q
VSSQ
D Q 1 9
DQ 2 2
D Q 2 0
V D DQ
DQ 1 7
D Q 1 8
V D DQ
N C
D Q 1 6
VSS Q
A2
D Q M 2
VD D
A1 0
A 0
A 1
NC
B A 1
A 1 1
BA 0
/C S
/R A S
/C A S
/W E
D Q M 0
VD D
D Q 7
V SSQ
DQ 6
D Q 5
V D D Q
DQ 1
D Q 3
V D D Q
VD D Q
VSSQ
D Q 4
VD D
D Q 0
D Q 2
123
7
8
9
45
6
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HY5V52EMP-H | 8M X 32 SYNCHRONOUS DRAM, 5.4 ns, PBGA90 |
| HY5V56BSF-8 | 16M X 16 SYNCHRONOUS DRAM, 6 ns, PBGA54 |
| HY62256ALLR1-70 | x8 SRAM |
| HY62256ALLR1-85 | x8 SRAM |
| HY62256ALLT1-10 | x8 SRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HY5V52F | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:4Banks x 2M x 32bits Synchronous DRAM |
| HY5V52F-H | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:4Banks x 2M x 32bits Synchronous DRAM |
| HY5V52F-P | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:4Banks x 2M x 32bits Synchronous DRAM |
| HY5V52FP-H | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:4Banks x 2M x 32bits Synchronous DRAM |
| HY5V52FP-P | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:4Banks x 2M x 32bits Synchronous DRAM |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。