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參數(shù)資料
| 型號： | HW-V5-ML561-UNI-G-J |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 14/91頁 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-5 |
| 產(chǎn)品變化通告： | Development Systems Discontinuation 16/Jan/2012 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Virtex®-5 LXT |
| 類型： | FPGA |
| 適用于相關(guān)產(chǎn)品： | XC5VLX50T-FFG1136 |
| 所含物品： | 評估平臺，線纜，CD，小型閃存卡，DDR2 DIMM，- 不包括電源 - |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
21
Table 41 summarizes the DC specifications of the clock input of the GTX_DUAL tile. Figure 8 shows the single-ended input
voltage swing. Figure 9 shows the peak-to-peak differential clock input voltage swing. Consult UG198: Virtex-5 FPGA
RocketIO GTX Transceiver User Guide for further details.
X-Ref Target - Figure 7
Figure 7: Peak-to-Peak Differential Output Voltage
Table 41: GTX_DUAL Tile Clock DC Input Level Specification(1)
Symbol
DC Parameter
Conditions
Min
Typ
Max
Units
VIDIFF
Differential peak-to-peak input voltage
210
800
2000
mV
VISE
Single-ended input voltage
105
400
1000
mV
RIN
Differential input resistance
90
105
130
Ω
CEXT
Required external AC coupling capacitor
100
nF
Notes:
1.
VMIN = 0V and VMAX = 1200mV
X-Ref Target - Figure 8
Figure 8: Single-Ended Clock Input Voltage Swing Peak-to-Peak
X-Ref Target - Figure 9
Figure 9: Differential Clock Input Voltage Swing Peak-to-Peak
0
+V
–V
P–N
DVPPOUT
ds202_02_081809
0
+V
P
N
VISE
ds202_03_052708
0
+V
–V
P – N
VIDIFF
ds202_04_052708
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HW-V5-ML550-UNI-G-J | EVALUATION PLATFORM VIRTEX-5 |
| HW-V5-ML525-UNI-G-J | EVAL PLATFORM ROCKET IO VIRTEX-5 |
| STD21W-F | WIRE & CABLE MARKERS |
| XE8000EV120 | BOARD EVAL FOR SX8722I070TRLF |
| AD923011-200EBZ | BOARD EVAL FOR AD9230 200MSPS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| HW-VID-KIT | 功能描述:可編程邏輯 IC 開發(fā)工具 Lattice Video Interface Kit RoHS:否 制造商:Altera Corporation 產(chǎn)品:Development Kits 類型:FPGA 工具用于評估:5CEFA7F3 接口類型: 工作電源電壓: |
| HW-VL1 | 制造商:IDEC CORPORATION 功能描述:BARRIER |
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