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參數(shù)資料
| 型號(hào)： | HPLL-8001 |
| 英文描述： | PLL Frequency Synthesizer(鎖相環(huán)頻率合成器) |
| 中文描述： | 鎖相環(huán)頻率合成器（鎖相環(huán)頻率合成器） |
| 文件頁(yè)數(shù)： | 3/12頁(yè) |
| 文件大小： | 77K |
| 代理商： | HPLL-8001 |
3
Inputs EN (pin 3), Data (pin 4), CLK (pin 5)
Symbol
Parameters and Test Conditions
Voltage Input Low at I
IL
= 10
μ
A
Voltage Input High at I
IH
= 100
μ
A
Clock Frequency
Rise and Fall Time of CLK
CLK Pulse Width (high)
Data Setup Time
CLK-Enable Setup Time
Enable-CLK Setup Time
EN Pulse Width (high)
Propagation Delay Time (Enable - Port 1)
Units
Min
Typ
Max
V
IL
V
IH
F
CLK
T
R
, T
F
T
CLW
T
DS
T
CLES
T
ECLS
T
ENW
V
V
0.3V
DD
0.7V
DD
MHz
μ
s
ns
ns
ns
ns
ns
μ
s
10
1
60
20
20
20
60
1
Note:
These values are valid under the following conditions: V
DD
= 2.7 to 5.5 V.
VIH
CLK
VIL
VOH
T
DS
DATA
VOL
VOH
EN
VOL
T
CLES
T
ECLS
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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