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參數(shù)資料
| 型號： | GPTRM |
| 英文描述： | General-Purpose Timer Reference Manual |
| 中文描述： | 通用定時器參考手冊 |
| 文件頁數(shù)： | 45/90頁 |
| 文件大?。?/td> | 647K |
| 代理商： | GPTRM |
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GPT
REFERENCE MANUAL
PULSE-WIDTH MODULATION UNIT
MOTOROLA
6-5
system clock time. Also note that if the FPWMA bit in CFORC register is set, the value
of the F1A bit in PWMC will be driven out on the pin, regardless of the state of
PPROUT. Refer to
5.1 Prescaler
for more information on the prescaler.
PPR[2:0] — PWM Prescaler
These bits select a prescaler tap or the external clock, PCLK, to be the input to the
PWMCNT. Refer to
Table 6-2
. These bits are read/write and can be accessed at any
time. Changing the prescaler control bits while the prescaler is running may cause an
extra count if the input clock previously selected was at logic level zero, but the new
input clock is at logic level one. Refer to
SECTION 9 SPECIAL MODES
for information
on how to stop the prescaler.
The PPR bits are not double buffered, therefore, it is necessary to select their values
before any writes to the PWM registers. Not doing so could temporarily output improp-
er values from the PWM. Refer to
5.1 Prescaler
for more information on the prescaler.
* PCLK is the external clock input pin.
SFx — Slow/Fast Bits
The SFx bits allow the PWM channels to operate in either fast or slow mode.
0 = The higher speed of PWMx is selected. (The PWMx period is 256 PWMCNT
increments long.)
1 = The slower speed of PWMx is selected. (The PWMx period is 32,768 PWMCNT
increments long.)
F1x — Force Logic One on PWMx
0 = Normal PWMx operation or force a zero on the PWMx pin for discrete output.
1 = Force one on the PWMx pin; a 100% duty cycle
The F1x bit allows the user to force a value on the PWMA pin. This bit can be used to
force a logic level of one or zero on the PWMx pin when used as general-purpose out-
put. In this case, the F1x bit is driven out on the pin. Setting this bit during PWM gen-
eration forces a continuously high output on the PWMx pin after the end of the current
cycle. This is a 100% PWM duty cycle. Resetting this bit causes normal PWM opera-
tion to resume on the pin after the current cycle.
F1x can also be read. When read, this bit reflects the state of the PWMx pin.
Table 6-2 PPR Bits
PPR[2:0]
System Clock
Divide-By Factor
2
4
8
16
32
64
128
PCLK*
000
001
010
011
100
101
110
111
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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