參數(shù)資料
型號： EP20K60EQC208
廠商： ALTERA CORP
元件分類： PLD
英文描述： LOADABLE PLD, PQFP208
封裝： 30.40 X 30.40 MM, 0.50 MM PITCH, PLASTIC, QFP-208
文件頁數(shù)： 72/114頁
文件大?。?/td> 4116K
代理商： EP20K60EQC208
IGLOO nano DC and Switching Characteristics
2- 46
Advance v0.2
1.2 V DC Core Voltage
Table 2-69 Output Enable Register Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.14 V
Parameter
Description
Std.
Units
tOECLKQ
Clock-to-Q of the Output Enable Register
1.10
ns
tOESUD
Data Setup Time for the Output Enable Register
1.15
ns
tOEHD
Data Hold Time for the Output Enable Register
0.00
ns
tOECLR2Q
Asynchronous Clear-to-Q of the Output Enable Register
1.65
ns
tOEPRE2Q
Asynchronous Preset-to-Q of the Output Enable Register
1.65
ns
tOEREMCLR
Asynchronous Clear Removal Time for the Output Enable Register
0.00
ns
tOERECCLR
Asynchronous Clear Recovery Time for the Output Enable Register
0.24
ns
tOEREMPRE
Asynchronous Preset Removal Time for the Output Enable Register
0.00
ns
tOERECPRE
Asynchronous Preset Recovery Time for the Output Enable Register
0.24
ns
tOEWCLR
Asynchronous Clear Minimum Pulse Width for the Output Enable Register
0.19
ns
tOEWPRE
Asynchronous Preset Minimum Pulse Width for the Output Enable Register
0.19
ns
tOECKMPWH
Clock Minimum Pulse Width HIGH for the Output Enable Register
0.31
ns
tOECKMPWL
Clock Minimum Pulse Width LOW for the Output Enable Register
0.28
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
values.
相關PDF資料
PDF描述
EP20K60EQC240 LOADABLE PLD, PQFP240
EP20K60ERC208 LOADABLE PLD, PQFP208
EP20K60ERC240 LOADABLE PLD, PQFP240
EP20K60ETC144 LOADABLE PLD, PQFP144
EP2645ETTS-33.178MTR CRYSTAL OSCILLATOR, CLOCK, 33.178 MHz, HCMOS OUTPUT
相關代理商/技術參數(shù)
參數(shù)描述
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