參數(shù)資料
型號(hào)： ATNGW100MKII
廠商： Atmel
文件頁(yè)數(shù)： 9/346頁(yè)
文件大?。?/td> 0K
描述： KIT AVR32 NETWORK GATEWAY
標(biāo)準(zhǔn)包裝： 1
系列： AVR®32
類型： MCU
適用于相關(guān)產(chǎn)品： AT32AP7000，AT32AP7001，AT32AP7002
所含物品： 板
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106
2545T–AVR–05/11
ATmega48/88/168
15.9.6
TIMSK0 – Timer/counter interrupt mask register
Bits 7..3 – Res: Reserved bits
These bits are reserved bits in the Atmel ATmega48/88/168 and will always read as zero.
Bit 2 – OCIE0B: Timer/counter output compare match B interrupt enable
When the OCIE0B bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter Compare Match B interrupt is enabled. The corresponding interrupt is executed if
a Compare Match in Timer/Counter occurs, that is, when the OCF0B bit is set in the
Timer/Counter Interrupt Flag Register – TIFR0.
Bit 1 – OCIE0A: Timer/Counter0 output compare match A interrupt enable
When the OCIE0A bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter0 Compare Match A interrupt is enabled. The corresponding interrupt is executed
if a Compare Match in Timer/Counter0 occurs, that is, when the OCF0A bit is set in the
Timer/Counter 0 Interrupt Flag Register – TIFR0.
Bit 0 – TOIE0: Timer/Counter0 overflow interrupt enable
When the TOIE0 bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter0 Overflow interrupt is enabled. The corresponding interrupt is executed if an
overflow in Timer/Counter0 occurs, that is, when the TOV0 bit is set in the Timer/Counter 0 Inter-
rupt Flag Register – TIFR0.
15.9.7
TIFR0 – Timer/Counter0 interrupt flag register
Bits 7..3 – Res: Reserved bits
These bits are reserved bits in the ATmega48/88/168 and will always read as zero.
Bit 2 – OCF0B: Timer/Counter0 output compare B match flag
The OCF0B bit is set when a Compare Match occurs between the Timer/Counter and the data in
OCR0B – Output Compare Register0 B. OCF0B is cleared by hardware when executing the cor-
responding interrupt handling vector. Alternatively, OCF0B is cleared by writing a logic one to
the flag. When the I-bit in SREG, OCIE0B (Timer/Counter Compare B Match Interrupt Enable),
and OCF0B are set, the Timer/Counter Compare Match Interrupt is executed.
Bit 1 – OCF0A: Timer/Counter0 output compare A match flag
The OCF0A bit is set when a Compare Match occurs between the Timer/Counter0 and the data
in OCR0A – Output Compare Register0. OCF0A is cleared by hardware when executing the cor-
responding interrupt handling vector. Alternatively, OCF0A is cleared by writing a logic one to
the flag. When the I-bit in SREG, OCIE0A (Timer/Counter0 Compare Match Interrupt Enable),
and OCF0A are set, the Timer/Counter0 Compare Match Interrupt is executed.
Bit
7
6
5
4
3
2
1
0
–
OCIE0B
OCIE0A
TOIE0
TIMSK0
Read/write
RRRR
R
R/W
Initial value
0
Bit
7
654
32
10
–
OCF0B
OCF0A
TOV0
TIFR0
Read/write
R
R/W
Initial value
0
相關(guān)PDF資料
PDF描述
ASPI-1306T-680M-T INDUCTOR POWER 68UH 1306 SMD
DV164136 DEVELOPMENT KIT FOR PIC18
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
ATN-IC485S 制造商:MCM 功能描述:COMPUTERS, CONVERTERS CONNECTIVITY;
ATO 15 制造商:Littelfuse 功能描述:BULK ATO BLADE BOX 15A
ATO005 制造商:Littelfuse 功能描述:
ATO-01001 制造商:未知廠家 制造商全稱:未知廠家 功能描述:1310nm FP LD To-can
ATO-01002 制造商:未知廠家 制造商全稱:未知廠家 功能描述:1310nm FP LD To-can
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