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參數(shù)資料
| 型號： | ADV7180 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | 10-Bit, 4 x Oversampling SDTV Video Decoder |
| 中文描述： | 10位，4個采樣標清視頻解碼器 |
| 文件頁數(shù)： | 62/112頁 |
| 文件大?。?/td> | 1320K |
| 代理商： | ADV7180 |
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ADV7180
VITC
VITC has a sequence of 10 syncs in between each data byte.
The VDP strips these syncs from the data stream to output
only the data bytes. The VITC results are available in Register
VDP_VITC_DATA_0 to Register VDP_VITC_DATA_8
(Register 0x92 to Register 0x9A, User Sub Map).
The VITC has a CRC byte at the end; the syncs in between each
data byte are also used in this CRC calculation. Because the
syncs in between each data byte are not output, the CRC is
calculated internally. The calculated CRC is available for the
user in the VITC_CALC_CRC register (Resister 0x9B, User Sub
Map). Once the VDP completes decoding the VITC line, the
VITC_DATA and VITC_CALC_CRC registers are updated and
the VITC_AVL bit is set.
Rev. A | Page 62 of 112
VITC_CLEAR, VITC Clear, Address 0x78 [6],
User Sub Map, Write Only, Self-Clearing
1—Reinitializes the VITC readback registers.
VITC_AVL, VITC Available, Address 0x78 [6],
User Sub Map
0—VITC data was not detected.
1—VITC data was detected.
VITC Readback Registers
See Figure 46 for the I
2
C to VITC bit mapping.
BIT0, BIT1
BIT88, BIT89
TO
VITC WAVEFORM
0
Figure 46. VITC Waveform and Decoded Data Correlation
Table 79. VITC Readback Registers
1
Signal Name
VITC_DATA_0[7:0]
VITC_DATA_1[7:0]
VITC_DATA_2[7:0]
VITC_DATA_3[7:0]
VITC_DATA_4[7:0]
VITC_DATA_5[7:0]
VITC_DATA_6[7:0]
VITC_DATA_7[7:0]
VITC_DATA_8[7:0]
VITC_CALC_CRC[7:0]
Register Location
VDP_VITC_DATA_0[7:0] (VITC Bits [9:2])
VDP_VITC_DATA_1[7:0] (VITC Bits [19:12])
VDP_VITC_DATA_2[7:0] (VITC Bits [29:22])
VDP_VITC_DATA_3[7:0] (VITC Bits [39:32])
VDP_VITC_DATA_4[7:0] (VITC Bits [49:42])
VDP_VITC_DATA_5[7:0] (VITC Bits [59:52])
VDP_VITC_DATA_6[7:0] (VITC Bits [69:62])
VDP_VITC_DATA_7[7:0] (VITC Bits [79:72])
VDP_VITC_DATA_8[7:0] (VITC Bits [89:82])
VDP_VITC_CALC_CRC[7:0]
Address (User Sub Map)
146
147
148
149
150
151
152
153
154
155
0x92
0x93
0x94
0x95
0x96
0x97
0x98
0x99
0x9A
0x9B
1
The register is a readback register; default value does not apply.
相關PDF資料 |
PDF描述 |
|---|---|
| ADV7180BCPZ | 10-Bit, 4 x Oversampling SDTV Video Decoder |
| ADV7180BSTZ | 10-Bit, 4 x Oversampling SDTV Video Decoder |
| ADV7181 | Multiformat SDTV Video Decoder |
| ADV7181B | Multiformat SDTV Video Decoder |
| ADV7181BBCPZ | Multiformat SDTV Video Decoder |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| ADV7180BCP32Z | 制造商:Analog Devices 功能描述:10-BIT, 4? OVERSAMPLING SDTV VIDEO DECODER - Trays |
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| ADV7180BCPZ | 制造商:Analog Devices 功能描述:IC VIDEO DECODER 10BIT 57.27MSPS LFCSP40 |
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