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參數(shù)資料
| 型號(hào)： | ADV212-HD-EB |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 5/44頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVALUATION FOR ADV212-HD |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 視頻，視頻處理 |
| 嵌入式： | 是，F(xiàn)PGA / CPLD |
| 已用 IC / 零件： | ADV212-HD |
| 主要屬性： | 與 1080i 和 720p SDI 兼容，32/64 位，33/66 MHz PCI 卡 |
| 次要屬性： | GUI，JPEG2000 視頻編解碼器 |
| 已供物品： | 板 |
| 相關(guān)產(chǎn)品： | ADV212BBCZRL-150DKR-ND - IC CODEC VID JPEG 2000 144CSPBGA ADV212BBCZRL-115DKR-ND - IC CODEC VID JPEG 2000 121CSPBGA ADV212BBCZRL-150CT-ND - IC CODEC VID JPEG 2000 144CSPBGA ADV212BBCZRL-115CT-ND - IC CODEC VID JPEG 2000 121CSPBGA ADV212BBCZRL-150TR-ND - IC CODEC VID JPEG 2000 144CSPBGA ADV212BBCZRL-115TR-ND - IC CODEC VID JPEG 2000 121CSPBGA ADV212BBCZ-150-ND - IC CODEC VID JPEG 2000 144CSPBGA ADV212BBCZ-115-ND - IC CODEC VID JPEG 2000 121CSPBGA |
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ADV212
Rev. B | Page 13 of 44
EXTERNAL DMA MODE—FIFO READ, BURST MODE
Table 9.
Parameter
Mnemonic
Min
Typ
Max
Unit
DREQ Pulse Width1
DREQPULSE
1 JCLK 2
15 JCLK2
ns
RD to DREQ Deassert (DR × PULS = 0)
t
DREQRTN
2.5 JCLK2
3.5 × JCLK + 7.52
ns
DACK to RD Setup
t
DACKSU
0
ns
RD to Data Valid
tRD
2.5
9.7
ns
Data Hold
tHD
2.5
ns
RD Assert Pulse Width
RDLOW
1.5 JCLK2
ns
RD Deassert Pulse Width
RDHIGH
1.5 JCLK2
ns
RD Deassert to Next DREQ
t
DREQWAIT
2.5 JCLK2
3.5 × JCLK + 7.52
ns
RD Deassert to DACK Deassert
t
RD_DACK
0
ns
1
Applies to assigned DMA channel if EDMOD0 or EDMOD1 <14:11> is programmed to a nonzero value.
2
For a definition of JCLK, see Figure 32.
DREQ
DACK
HDATA
0
1
13
14
15
tDACK
SU
tDREQ
WAIT
tDREQ
PULSE
tRD
tHD
tRD_DACK
RD
RDLOW
RDHIGH
06389-
025
Figure 16. Burst Read Cycle for DREQ/DACK DMA Mode for Assigned DMA Channel
(EMOD0/EDMOD1[14:11] Not Programmed to a Value of 0
DREQ
DACK
HDATA
0
1
13
14
15
tDACK
SU
tDREQ
WAIT
tDREQ
RTN
tRD
tHD
tRD_DACK
RD
RDLOW
RDHIGH
06389-
026
Figure 17. Burst Read Cycle for DREQ/DACK DMA Mode for Assigned DMA Channel
(EMOD0/EDMOD1[14:11] Programmed to a Value of 0000)
DREQ
DACK
RDFB
tDACK
SU
tHD
tDREQ
WAIT
HDATA
0
1
13
14
15
tRD
tDREQ
RTN
tRD_DACK
06389-
027
Figure 18. Burst Read Cycle for Fly-By DMA Mode
相關(guān)PDF資料 |
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