External Port Bus Request/Grant Cycle Timing Table 10 and Figure 11 describe external port bus request and bus grant ope" />
參數(shù)資料
型號(hào)： ADSP-21991BSTZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 21/44頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 16BIT 176-LQFP
產(chǎn)品變化通告： Product Discontinuance 27/Oct/2011
標(biāo)準(zhǔn)包裝： 1
系列： ADSP-21xx
類型： 定點(diǎn)
接口： SPI，SSP
時(shí)鐘速率： 160MHz
非易失內(nèi)存： 外部
芯片上RAM： 112kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 2.50V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 176-LQFP
供應(yīng)商設(shè)備封裝： 176-LQFP（24x24）
包裝： 托盤
ADSP-21991
–28–
REV. 0
External Port Bus Request/Grant Cycle Timing
Table 10 and Figure 11 describe external port bus request and
bus grant operations.
Table 10. External Port Bus Request and Grant Cycle Timing
Parameter
1, 2
Min
Max
Unit
Timing Requirements
tBS
BR Asserted to CLKOUT High Setup
4.6
ns
tBH
CLKOUT High to
BR Deasserted Hold Time
0
ns
Switching Characteristics
tSD
CLKOUT High to
xMS, Address, and RD/WR Disable
0.5tHCLK+1
ns
tSE
CLKOUT Low to
xMS, Address, and RD/WR Enable
04ns
tDBG
CLKOUT High to
BG Asserted Setup
04ns
tEBG
CLKOUT High to
BG Deasserted Hold Time
0
4
ns
tDBH
CLKOUT High to
BGH Asserted Setup
0
4
ns
tEBH
CLKOUT High to
BGH Deasserted Hold Time
04ns
1 tHCLK is the peripheral clock period.
2 These are timing parameters that are based on worst-case operating conditions.
Figure 11. External Port Bus Request and Grant Cycle Timing
tBH
A21–0
CLKOUT
tBS
tSD
tDBG
tDBH
tSE
tEBG
tEBH
BGH
WR
RD
MS3--0
IOMS
BMS
BR
BG
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