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參數(shù)資料
| 型號： | ADSP-21991BSTZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 16/44頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 16BIT 176-LQFP |
| 產(chǎn)品變化通告： | Product Discontinuance 27/Oct/2011 |
| 標準包裝： | 1 |
| 系列： | ADSP-21xx |
| 類型： | 定點 |
| 接口： | SPI，SSP |
| 時鐘速率： | 160MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 112kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 2.50V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 176-LQFP |
| 供應(yīng)商設(shè)備封裝： | 176-LQFP（24x24） |
| 包裝： | 托盤 |
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–23–
REV. 0
ADSP-21991
Clock In and Clock Out Cycle Timing
binations of CLKIN and clock multipliers must not select
core/peripheral clocks in excess of 160 MHz/80 MHz for the
ADSP-21991BST and 150 MHz/75 MHz for the ADSP-
21991BBC, when the peripheral clock rate is one-half the core
clock rate. If the peripheral clock rate is equal to the core clock
rate, the maximum peripheral clock rate is 80 MHz for the
ADSP-21991BST and 75 MHz for the ADSP-21991BBC. The
peripheral clock is supplied to the CLKOUT pins.
When changing from bypass mode to PLL mode, allow 512
HCLK cycles for the PLL to stabilize.
Table 5. Clock In and Clock Out Cycle Timing
Parameter
Min
Max
Unit
Timing Requirements
tCK
CLKIN Period
1, 2
10
200
ns
tCKL
CLKIN Low Pulse
4.5
ns
tCKH
CLKIN High Pulse
4.5
ns
tWRST
RESET Asserted Pulsewidth Low
200tCLKOUT
ns
tMSS
MSELx/BYPASS Stable Before
RESET Deasserted Setup 40
s
tMSH
MSELx/BYPASS Stable After
RESET Deasserted Hold
1000
ns
tMSD
MSELx/BYPASS Stable After
RESET Asserted
200
ns
tPFD
Flag Output Disable Time After
RESET Asserted
10
ns
Switching Characteristics
tCKOD
CLKOUT Delay from CLKIN
0
5.8
ns
tCKO
CLKOUT Period
3
12.5
ns
1 In clock multiplier mode and MSEL6–0 set for 1:1 (or CLKIN = CCLK), tCK = tCCLK.
2 In bypass mode, tCK = tCCLK.
3 CLKOUT jitter can be as great as 8 ns when CLKOUT frequency is less than 20 MHz. For frequencies greater than 20 MHz, jitter is less than 1 ns.
Figure 6. Clock In and Clock Out Cycle Timing
tCKOD
CLKOUT
MSEL6–0
BYPASS
DF
RESET
CLKIN
tWRST
tCKH
tCK
tCKL
tMSH
tCKO
tPFD
tMSD
tMSS
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