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參數(shù)資料
| 型號： | ADSP-21368BBPZ-2A |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 43/64頁 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 333MHZ 256-BGA |
| 產(chǎn)品培訓(xùn)模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，DPI |
| 時鐘速率： | 333MHz |
| 非易失內(nèi)存： | ROM（768 kB） |
| 芯片上RAM： | 256kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-LBGA 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 256-BGA（27x27） |
| 包裝： | 托盤 |
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Rev. F
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October 2013
SPI Interface—Master
The processors contain two SPI ports. The primary has dedi-
cated pins and the secondary is available through the DPI. The
timing provided in Table 40 and Table 41 on Page 49 applies
to both.
Table 40. SPI Interface Protocol—Master Switching and Timing Specifications
Parameter
Min
Max
Unit
Timing Requirements
t
SSPIDM
Data Input Valid to SPICLK Edge (Data Input Setup Time)
8.2
ns
t
HSPIDM
SPICLK Last Sampling Edge to Data Input Not Valid
2
ns
Switching Characteristics
t
SPICLKM
Serial Clock Cycle
8 × t
PCLK – 2
ns
t
SPICHM
Serial Clock High Period
4 × t
PCLK – 2
ns
t
SPICLM
Serial Clock Low Period
4 × t
PCLK – 2
ns
t
DDSPIDM
SPICLK Edge to Data Out Valid (Data Out Delay Time)
2.5
ns
t
HDSPIDM
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
4 × t
PCLK – 2
ns
t
SDSCIM
DPI Pin (SPI Device Select) Low to First SPICLK Edge
4 × t
PCLK – 2
ns
t
HDSM
Last SPICLK Edge to DPI Pin (SPI Device Select) High
4 × t
PCLK – 2
ns
t
SPITDM
Sequential Transfer Delay
4 × t
PCLK – 1
ns
Figure 36. SPI Master Timing
tSPICHM
tSDSCIM
tSPICLM
tSPICLKM
tHDSM
tSPITDM
tDDSPIDM
tHSPIDM
tSSPIDM
DPI
(OUTPUT)
MOSI
(OUTPUT)
MISO
(INPUT)
MOSI
(OUTPUT)
MISO
(INPUT)
CPHASE = 1
CPHASE = 0
tHDSPIDM
tHSPIDM
tSSPIDM
tDDSPIDM
tHDSPIDM
SPICLK
(CP = 0,
CP = 1)
(OUTPUT)
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