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參數(shù)資料
| 型號： | AD9957_07 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | 1 GSPS Quadrature Digital Upconverter with 18-Bit IQ Data Path and 14-Bit DAC |
| 中文描述： | 1 GSPS的正交數(shù)字上變頻器與18位智商數(shù)據(jù)路徑和14位DAC |
| 文件頁數(shù)： | 13/60頁 |
| 文件大?。?/td> | 840K |
| 代理商： | AD9957_07 |
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AD9957
Rev. 0 | Page 13 of 60
–50
–55
–60
–65
–75
–70
0
S
FREQUENCY OUT (MHz)
SFDR WITHOUT PLL
SFDR WITH PLL
0
50
100
150
200
250
300
350
400
Figure 17. Wideband SFDR vs. Output Frequency in Single Tone Mode, PLL
with REFCLK = 15.625 MHz × 64
400
450
300
250
350
200
150
FREQUENCY OUT (MHz)
100
50
0
0
S
–75
–70
–65
–60
–55
–45
–50
LOW SUPPLY
HIGH SUPPLY
Figure 18. SFDR vs. Output Frequency vs. Supply (±5%) in Single Tone Mode
400
450
300
250
350
200
150
FREQUENCY OUT (MHz)
100
50
0
0
S
–75
–70
–65
–60
–55
–50
–40°C
+85°C
Figure 19. SFDR vs. Temperature in Single Tone Mode
–90
–100
–120
–110
–140
–150
–130
–170
–160
10
100
1k
10k
100k
100M
1M
10M
0
M
FREQUENCY OFFSET (Hz)
f
OUT
= 20.1MHz
f
OUT
= 98.6MHz
f
OUT
= 201.1MHz
f
OUT
= 397.8MHz
Figure 20. Residual Phase Noise, System Clock = 1 GHz
–90
–100
–110
–120
–130
–140
–150
–160
10
100
1k
10k
100k
1M
10M
100M
0
M
FREQUENCY OFFSET (Hz)
f
OUT
= 20.1MHz
f
OUT
= 397.8MHz
f
OUT
= 98.6MHz
f
OUT
= 201.1MHz
Figure 21. Residual Phase Noise Using the REFCLK Multiplier,
REFCLK = 50 MHz with 20x Multiplication, System Clock = 1 GHz
1200
200
400
600
800
1000
0
100
200
300
SYSTEM CLOCK FREQUENCY (MHz)
400
500
600
700
800
900
1000
0
P
DVDD 3.3V
AVDD 3.3V
AVDD 1.8V
DVDD 1.8V
Figure 22. Power Dissipation vs. System Clock (PLL Disabled)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD9958BCPZ-REEL7 | 2-Channel 500 MSPS DDS with 10-Bit DACs |
| AD9958 | 2-Channel 500 MSPS DDS with 10-Bit DACs |
| AD9958BCPZ | 2-Channel 500 MSPS DDS with 10-Bit DACs |
| AD9970 | 14-Bit CCD Signal Processor with Precision Timing Generator |
| AD9971 | 12-Bit CCD Signal Processor with Precision Timing |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| AD9958 | 制造商:AD 制造商全稱:Analog Devices 功能描述:2-Channel 500 MSPS DDS with 10-Bit DACs |
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