參數(shù)資料
型號(hào)： 30144-23
廠商： NATIONAL SEMICONDUCTOR CORP
元件分類： 微控制器/微處理器
英文描述： Geode⑩ GXLV Processor Series Low Power Integrated x86 Solutions
中文描述： 32-BIT, 200 MHz, MICROPROCESSOR, PBGA352
封裝： BGA-352
文件頁(yè)數(shù)： 37/247頁(yè)
文件大?。?/td> 4365K
代理商： 30144-23
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Revision 1.1
37
www.national.com
Signal Definitions (
Continued
)
G
DQM[7:0]
Refer
to
Table 2-3
Refer
to
Table 2-5
O
Data Mask Control Bits
During memory read cycles, these outputs control whether the
SDRAM output buffers are driven on the MD bus or not. All DQM
signals are asserted during read cycles.
During memory write cycles, these outputs control whether or
not MD data will be written into the SDRAM.
DQM[0] is associated with MD[7:0].
DQM[7] is associated with MD[63:56].
SDCLK[3:0]
AE4,
AF5,
AE5,
AF4
AM8,
AK10,
AL7,
AK8
O
SDRAM Clocks
The SDRAM devices sample all the control, address, and data
based on these clocks.
SDCLK_IN
AE8
AK12
I
SDRAM Clock Input
The GXLV processor samples the memory read data on this
clock. Works in conjunction with the SDCLK_OUT signal.
SDCLK_OUT
AF8
AL13
O
SDRAM Clock Output
This output is routed back to SDCLK_IN. The board designer
should vary the length of the board trace to control skew
between SDCLK_IN and SDCLK.
2.2.3
Memory Controller Interface Signals (Continued)
Signal Name
BGA
Pin No.
SPGA
Pin No.
Type
Description
2.2.4
Video Interface Signals
Signal Name
BGA
Pin No
SPGA
Pin No
Type
Description
PCLK
AC1
AJ1
O
Pixel Port Clock
PCLK is the pixel dot clock output. It clocks the pixel data from
the GXLV processor to the CS5530.
VID_CLK
P1
V4
O
Video Clock
VID_CLK is the video port clock to the CS5530.
DCLK
AB1
AD4
I
Dot Clock
The DCLK input is driven from the CS5530 and is the pixel dot
clock. In some cases this clock can be a 2x multiple of PCLK
CRT_HSYNC
W2
AD2
O
CRT Horizontal Sync
CRT Horizontal Sync establishes the line rate and horizontal
retrace interval for an attached CRT. The polarity is programma-
ble. See DC-Timing_CFG Register in Table 4-29 on page 146 for
programming information.
CRT_VSYNC
AA3
AH2
O
CRT Vertical Sync
CRT Vertical Sync establishes the screen refresh rate and verti-
cal retrace interval for an attached CRT. The polarity is program-
mable. See DC-Timing_CFG Register in Table 4-29 on page 147
for programming information.
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PDF描述
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301CNQ035 SCHOTTKY RECTIFIER
301CNQ040 SCHOTTKY RECTIFIER
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參數(shù)描述
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3014440000 制造商:Weidmuller 功能描述:STB1-4, NUTSERT, LID, ST -EA - Bulk
3014-441-NL 制造商:RDI Electronics 功能描述:TELEPHONE JACK 4 POSITION 4 CO
3014-48-0 功能描述:測(cè)試引線 STACKING BANANA P RoHS:否 制造商:Pomona Electronics 設(shè)備類型:Patch Cords 連接器類型:Banana plug (stackable) on both ends 長(zhǎng)度:60 in 顏色:Black
3014-48-2 功能描述:測(cè)試引線 STACKING BANANA P RoHS:否 制造商:Pomona Electronics 設(shè)備類型:Patch Cords 連接器類型:Banana plug (stackable) on both ends 長(zhǎng)度:60 in 顏色:Black
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