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參數(shù)資料
| 型號： | UPD77112GC |
| 廠商： | NEC Corp. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT FIXED-POINT DIGITAL SIGNAL PROCESSORS |
| 中文描述： | 16位定點(diǎn)數(shù)字信號處理器 |
| 文件頁數(shù)： | 58/80頁 |
| 文件大小： | 451K |
| 代理商： | UPD77112GC |
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Data Sheet U12801EJ4V0DS00
58
μ
PD77110, 77111, 77112
μ
PD77111, 77112
Reset, Interrupt
Timing requirements
Parameter
Symbol
Condition
MIN.
TYP.
MAX.
Unit
On power application
in STOP mode
Note 1
,
100 +
2048t
cCX
μ
s
RESET low-level width
t
w (RL)
During normal operation,
in HALT mode
4t
cC
Note 2
Note 3
ns
On power application
Note 4
4t
cCX
ns
RESET recovery time
t
rec (R)
4t
cC
Note 2
ns
WAKEUP low-level width
t
w (WAKEUPL)
100
μ
s
INT1 - INT4 low-level width
t
w (INTL)
3t
cC
Note 2
ns
INT1 - INT4 recovery time
t
rec (INT)
3t
cC
ns
Notes 1.
The value on power application is the time from when the supply voltages have reached IV
DD
= 1.8 V
and EV
DD
= 2.7 V. A stable clock input is also required.
2.
Note that t
cC
is I (I = integer of 1 to 16) times that during normal operation in the HALT mode.
3.
If the low-level width of RESET is greater than 1024t
cC
, the PLL initialization mode is triggered. If there
is no need to use the PLL initialization mode, set the width to less than 1024t
cC
.
4.
When the power is turned on, a recovery period of 4t
cCX
is necessary before inputting RESET.
Reset timing
RESET
t
w(RL)
t
rec(R)
WAKEUP timing
WAKEUP
t
w (WAKEUPL)
Interrupt timing
INT1 - INT4
t
w(INTL)
t
rec(INT)
相關(guān)PDF資料 |
PDF描述 |
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