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參數資料
| 型號： | UPD75236GJ |
| 廠商： | NEC Corp. |
| 英文描述： | DIODE ZENER SINGLE 500mW 75Vz 1.7mA-Izt 0.05 0.1uA-Ir 56Vr DO35-GLASS 5K/AMMO |
| 中文描述： | 4位單片機 |
| 文件頁數： | 53/190頁 |
| 文件大?。?/td> | 1220K |
| 代理商： | UPD75236GJ |
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53
μ
PD75236
0
0
1
1
0
0
1
1
Fig. 4-15 Processor Clock Control Register Format
Note
When using a value of f
X
such that 4.19 MHz
<
f
X
≤
5 MHz, if the maximum speed mode:
Φ
= f
X
/4 (PCC1,
PCC0 = 11) is set as the CPU clock frequency, 1 machine cycle becomes less than 0.95
μ
s, with the
result that the specified MIN value of 0.95 cannot be observed.
Therefore, in this case, PCC1, PCC0 = 11 cannot be set. Use PCC1, PCC0 = 10 or 01 or 00. As a result,
the combination f
X
= 4.19 MHz, PCC = 11 is the selected maximum CPU clock speed (1 machine cycle =
0.95
μ
s). (See 11. ELECTRICAL SPECIFICATIONS ”AC Characteristics”.)
FB3H
PCC3
PCC2
PCC1
PCC0
PCC
3
2
1
0
SCC = 1
Values in parenthesis are when f
XT
= 32.768 kHz
SCC = 0
Values in parenthesis are when f
x
= 4.19 MHz
CPU Clock
Frequency
1 Machine Cycle
CPU Clock
Frequency
1 Machine Cycle
Φ
= f
X
/64
(65.5 kHz)
Φ
= f
X
/16
(262 kHz)
Φ
= f
X
/8
(524 kHz)
Φ
= f
X
/4
(1.05 MHz)
Φ
= f
XT
/4
(8.192 kHz)
15.3
μ
s
3.81
μ
s
1.91
μ
s
0.95
μ
s
0
1
0
1
Setting prohibited
Φ
= f
XT
/4
(8.192 kHz)
122
μ
s
122
μ
s
SCC = 1
Values in parenthesis are when f
XT
= 32.768 kHz
CPU Clock
Frequency
1 Machine Cycle
CPU Clock
Frequency
1 Machine Cycle
Φ
= f
X
/64
(76.7 kHz)
Φ
= f
X
/16
(307 kHz)
Φ
= f
X
/8
(614 kHz)
Φ
= f
XT
/4
(8.192 kHz)
13
μ
s
3.26
μ
s
1.63
μ
s
0
1
0
1
Setting prohibited
122
μ
s
When 4.19 MHz
<
f
X
≤
5.0 MHz
Φ
= f
XT
/4
(8.192 kHz)
122
μ
s
Setting prohibited
Setting prohibited
CPU Clock Select Bit
when f
x
≤
4.19 MHz
f
X
: Main system clock oscillator output frequency
f
XT
: Subsystem clock oscillator output frequency
0
0
1
1
0
1
0
1
Normal operating mode
HALT mode
STOP mode
Setting prohibited
Address
Symbol
SCC = 0
Values in parenthesis are when f
x
= 4.19 MHz
#
#
CPU Operating Mode Control Bit
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