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參數(shù)資料
| 型號： | uPD72107GC-3B9 |
| 廠商： | NEC Corp. |
| 英文描述： | LAP-B CONTROLLER(Link Access Procedure Balanced mode) |
| 中文描述： | 鱲- B控制器（鏈路訪問過程平衡模式） |
| 文件頁數(shù)： | 14/32頁 |
| 文件大?。?/td> | 182K |
| 代理商： | UPD72107GC-3B9 |
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14
μ
PD72107
When bus master (2)
Parameter
Symbol
Conditions
MIN.
MAX.
Unit
HLDRQ
↑
delay time (vs. CLK
↓
)
t
DHQH
100
ns
HLDRQ
↓
delay time (vs. CLK
↑
)
t
DHQL
100
ns
HLDAK setup time (vs. CLK
↑
)
t
SHA
35
ns
HLDAK hold time (vs. CLK
↑
)
t
HHA
20
ns
AEN
↑
delay time (vs. CLK
↓
)
t
DAEH
100
ns
AEN
↓
delay time (vs. CLK
↑
)
t
DAEL
100
ns
ASTB
↑
delay time (vs. CLK
↑
)
t
DSTH
70
ns
ASTB high-level width
t
STSTH
t
KKH
–15
ns
ASTB
↓
delay time (vs. CLK
↓
)
t
DSTL
100
ns
ADR/UBE/MRD/MWR delay time
(vs. CLK
↑
)
t
DA
100
ns
ADR/UBE/MRD/MWR float time
(vs. CLK
↑
)
t
FA
70
ns
ADR setup time (vs. ASTB
↓
)
t
SAST
t
KKH
–35
ns
ADR hold time (vs. ASTB
↓
)
t
HSTA
t
KKL
–20
ns
MRD
↓
delay time (vs. ADR float)
t
DAR
0
ns
MRD
↓
delay time (vs. CLK
↑
)
t
DRL
70
ns
MRD low-level width
t
RRL2
2t
CYK
–50
ns
MRD
↑
delay time (vs. CLK
↑
)
t
DRH
70
ns
Data setup time (vs. MRD
↑
)
t
SDR
100
ns
Data hold time (vs. MRD
↑
)
t
HRD
0
ns
MWR
↓
delay time (vs. CLK
↑
)
t
DWL
70
ns
MWR low-level width
t
WWL2
2t
CYK
–50
ns
MWR
↑
delay time (vs. CLK
↑
)
t
DWH
70
ns
READY setup time (vs. CLK
↑
)
t
SRY
35
ns
READY hold time (vs. CLK
↑
)
t
HRY
20
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD72107 | LAP-B CONTROLLER(Link Access Procedure Balanced mode) |
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