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參數(shù)資料
| 型號： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 415/672頁 |
| 文件大小： | 3782K |
| 代理商： | TMXF28155 |
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Preliminary Data Sheet, Rev. 1
October 2000
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
415
Lucent Technologies Inc.
28-Channel Framer Block Functional Description
(continued)
Receive Path Signaling Functional Description
(continued)
Receive Signaling Interrupts
There are three interrupts which are maintained in the receive signaling processor, which are located in
FRM_SGR7, Receive Signaling Global Register 7 (R/W), Table 400 on page 494. The three interrupts reflect the
status of the change of signaling state FIFO. These interrupt bits can be reset based on a clear-on-read protocol
which is provisioned in the super mapper global registers.
1.
Threshold overflow interrupt. This bit is set to 1 when the programmed threshold for the FIFO capacity has
been exceeded.
Interrupt timer interrupt. This bit is set to 1 when the programmed interrupt timer has expired and there are
valid entries in the FIFO to be processed.
FIFO overflow interrupt. This bit is set to 1 when the FIFO overflows.
2.
3.
There are mask bits associated with each of the three interrupt status bits which are located in FRM_SGR7,
Receive Signaling Global Register 7 (R/W).
Maintenance of the Change of Signaling State FIFO Status Bits
There is one bit which reflects the status of the change of signaling state FIFO.The location of this status bit is in
FRM_SGR5, Receive Signaling Global Register 5 (RO), Table 398 on page 493.
1.
FIFO depth threshold overflow status. This bit is set to 1 when the programmed threshold for the FIFO capacity
has been exceeded.
Maintenance of Handling Group related status bits
There are three bits which reflect the status of the Handling Groups extracted from the VT mapper interface. There
are four handling groups on each link therefore there will be three copies of the following bits for each link.The
location of these status bits are in FRM_RSLR33, Receive Signaling Link Register 33 (R/W), Table 409 on
page 500.
1.
Loss of HG alignment. Alignment uses the 0101010 . . . framing pattern and follows the alignment algorithm
shown in Figure 52, HG Alignment Algorithm on page 416.
AIS detection within each handling group (AIS detection 48 consecutive 1s, AIS loss any two 0s).
RDI detection within each handling group (RDI detection is the presence of three consecutive 0s in the Sp bit
position).
2.
3.
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