參數(shù)資料
型號(hào)： TMS320C6424_1
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： Fixed-Point Digital Signal Processor
中文描述： 定點(diǎn)數(shù)字信號(hào)處理器
文件頁數(shù)： 217/245頁
文件大?。?/td> 1823K
代理商： TMS320C6424_1
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www.ti.com
6.15.3
EMAC Electrical Data/Timing (MII and RMII)
MRCLK
2
3
1
MTCLK
2
3
1
TMS320C6424
Fixed-Point Digital Signal Processor
SPRS347B–MARCH 2007–REVISED NOVEMBER 2007
6.15.3.1
EMAC MII Electrical Data/Timing
Table 6-59. Timing Requirements for MRCLK - MII Operation (see
Figure 6-34
)
-4/-4Q/-4S
-5/-5Q/-5S
-6
NO.
UNIT
10 Mbps
MIN
400
140
140
100 Mbps
MIN
40
14
14
MAX
MAX
1
2
3
t
c(MRCLK)
t
w(MRCLKH)
t
w(MRCLKL)
Cycle time, MRCLK
(1)
Pulse duration, MRCLK high
Pulse duration, MRCLK low
ns
ns
ns
(1)
There is a clock ratio requirement between the system infrastructure clock, SYSCLK3, and the EMAC receive/transmit input clocks,
MRCLK and MTCLK. For proper device operation, the SYSCLK3 frequency
must be
faster than 12.5 MHz.
Figure 6-34. MRCLK Timing (EMAC - Receive) [MII Operation]
Table 6-60. Timing Requirements for MTCLK - MII Operation (see
Figure 6-34
)
-4/-4Q/-4S
-5/-5Q/-5S
-6
NO.
UNIT
10 Mbps
MIN
400
140
140
100 Mbps
MIN
40
14
14
MAX
MAX
1
2
3
t
c(MTCLK)
t
w(MTCLKH)
t
w(MTCLKL)
Cycle time, MTCLK
(1)
Pulse duration, MTCLK high
Pulse duration, MTCLK low
ns
ns
ns
(1)
There is a clock ratio requirement between the system infrastructure clock, SYSCLK3, and the EMAC receive/transmit input clocks,
MRCLK and MTCLK. For proper device operation, the SYSCLK3 frequency
must be
faster than 12.5 MHz.
Figure 6-35. MTCLK Timing (EMAC - Transmit) [MII Operation]
Table 6-61. Timing Requirements for EMAC MII Receive 10/100 Mbit/s
(1)
(see
Figure 6-36
)
-4/-4Q/-4S
-5/-5Q/-5S
-6
MIN
8
8
NO.
UNIT
MAX
1
2
t
su(MRXD-MRCLKH)
t
h(MRCLKH-MRXD)
Setup time, receive selected signals valid before MRCLK high
Hold time, receive selected signals valid after MRCLK high
ns
ns
(1)
Receive selected signals include: MRXD3-MRXD0, MRXDV, and MRXER.
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Peripheral Information and Electrical Specifications
217
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