參數(shù)資料
型號： TMS320C6424_1
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： Fixed-Point Digital Signal Processor
中文描述： 定點數(shù)字信號處理器
文件頁數(shù)： 196/245頁
文件大?。?/td> 1823K
代理商： TMS320C6424_1
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www.ti.com
6.13.2 McBSP Electrical Data/Timing
TMS320C6424
Fixed-Point Digital Signal Processor
SPRS347B–MARCH 2007–REVISED NOVEMBER 2007
6.13.2.1
Multichannel Buffered Serial Port (McBSP) Timing
Table 6-40. Timing Requirements for McBSP
(1)
(see
Figure 6-25
)
-4/-4Q/-4S
-5/-5Q/-5S
-6
MIN
2P
(2)(3)
P - 1
(4)
NO.
UNIT
MAX
2
3
t
c(CKRX)
t
w(CKRX)
Cycle time, CLKR/X
Pulse duration, CLKR/X high or CLKR/X low
CLKR/X ext
CLKR/X ext
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKX int
CLKX ext
CLKX int
CLKX ext
ns
ns
14
5
t
su(FRH-CKRL)
Setup time, external FSR high before CLKR low
ns
4
6
4
6
t
h(CKRL-FRH)
Hold time, external FSR high after CLKR low
ns
14
7
t
su(DRV-CKRL)
Setup time, DR valid before CLKR low
ns
4
3.5
8
t
h(CKRL-DRV)
Hold time, DR valid after CLKR low
ns
3
14
10
t
su(FXH-CKXL)
Setup time, external FSX high before CLKX low
ns
4
6
3
11
t
h(CKXL-FXH)
Hold time, external FSX high after CLKX low
ns
(1)
CLKRP = CLKXP = FSRP = FSXP = 0. If polarity of any of the signals is inverted, then the timing references of that signal are also
inverted.
P = SYSCLK3 period in ns. For example, when running parts at 600 MHz, use P = 10ns.
Use whichever value is greater. Minimum CLKR/X cycle times
must
be met, even when CLKR/X is generated by an internal clock
source. The minimum CLKR/X cycle times are based on internal logic speed; the maximum usable speed may be lower due to EDMA
limitations and AC timing requirements.
This parameter applies to the maximum McBSP frequency. Operate serial clocks (CLKR/X) in the reasonable range of 40/60 duty cycle.
(2)
(3)
(4)
Peripheral Information and Electrical Specifications
196
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