參數(shù)資料
型號(hào)： TMS320C6424_1
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： Fixed-Point Digital Signal Processor
中文描述： 定點(diǎn)數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 167/245頁(yè)
文件大小： 1823K
代理商： TMS320C6424_1
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www.ti.com
6.7.2
PLL Controller Register Description(s)
TMS320C6424
Fixed-Point Digital Signal Processor
SPRS347B–MARCH 2007–REVISED NOVEMBER 2007
A summary of the PLL controller registers is shown in
Table 6-18
. For more details, see the
TMS320C642x DSP Phase-Locked Loop Controller (PLLC)
User's Guide (literature number
SPRUES0
).
Table 6-18. PLL and Reset Controller Registers Memory Map
HEX ADDRESS RANGE
REGISTER ACRONYM
DESCRIPTION
PLL1 Controller Registers
Peripheral ID Register
Reset Type Register
PLL Controller 1 PLL Control Register
PLL Controller 1 PLL Multiplier Control Register
PLL Controller 1 Divider 1 Register (SYSCLK1)
PLL Controller 1 Divider 2 Register (SYSCLK2)
PLL Controller 1 Divider 3 Register (SYSCLK3)
PLL Controller 1 Oscillator Divider 1 Register (OBSCLK) [CLKOUT0 pin]
Reserved
Reserved
PLL Controller 1 Command Register
PLL Controller 1 Status Register (Shows PLLC1 Status)
PLL Controller 1 Clock Align Control Register
(Indicates Which SYSCLKs Need to be Aligned for Proper Device Operation)
PLL Controller 1 PLLDIV Divider Ratio Change Status Register
(Indicates if SYSCLK Divide Ratio has Been Modified)
PLL Controller 1 Clock Enable Control Register
PLL Controller 1 Clock Status Register (For All Clocks Except SYSCLKx)
PLL Controller 1 SYSCLK Status Register (Indicates SYSCLK on/off Status)
Reserved
Reserved
0x01C4 0800
0x01C4 08E4
0x01C4 0900
0x01C4 0910
0x01C4 0918
0x01C4 091C
0x01C4 0920
0x01C4 0924
0x01C4 0928
0x01C4 092C
0x01C4 0938
0x01C4 093C
PID
RSTYPE
PLLCTL
PLLM
PLLDIV1
PLLDIV2
PLLDIV3
OSCDIV1
–
–
PLLCMD
PLLSTAT
0x01C4 0940
ALNCTL
0x01C4 0944
DCHANGE
0x01C4 0948
0x01C4 094C
0x01C4 0950
0x01C4 0960
0x01C4 0964
CKEN
CKSTAT
SYSTAT
–
–
PLL2 Controller Registers
Peripheral ID Register
PLL Controller 2 PLL Control Register
PLL Controller 2 PLL Multiplier Control Register
PLL Controller 2 Divider 1 Register (SYSCLK1)
Reserved
Reserved
PLL Controller 2 Bypass Divider Register (SYSCLKBP)
PLL Controller 2 Command Register
PLL Controller 2 Status Register (Shows PLLC2 Status)
PLL Controller 2 Clock Align Control Register
(Indicates Which SYSCLKs Need to be Aligned for Proper Device Operation)
PLL Controller 2 PLLDIV Divider Ratio Change Status Register
(Indicates if SYSCLK Divide Ratio has Been Modified)
Reserved
PLL Controller 2 Clock Status Register (For All Clocks Except SYSCLKx)
PLL Controller 2 SYSCLK Status Register (Indicates SYSCLK on/off Status)
Reserved
0x01C4 0C00
0x01C4 0D00
0x01C4 0D10
0x01C4 0D18
0x01C4 0D1C
PID
PLLCTL
PLLM
PLLDIV1
–
–
BPDIV
PLLCMD
PLLSTAT
0x01C4 0D20 - 0x01C4 0D2C
0x01C4 0D2C
0x01C4 0D38
0x01C4 0D3C
0x01C4 0D40
ALNCTL
0x01C4 0D44
DCHANGE
0x01C4 0D48
0x01C4 0D4C
0x01C4 0D50
–
CKSTAT
SYSTAT
–
0x01C4 0D54 - 0x01C4 0FFF
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Peripheral Information and Electrical Specifications
167
相關(guān)PDF資料
PDF描述
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