參數(shù)資料
型號： TLV320AIC10I
廠商： Texas Instruments, Inc.
元件分類： Codec
英文描述： General-Purpose 3V to 5.5V 16-bit 22-KSPS DSP CODEC
中文描述： 通用3V至5.5V 16位22 kSPS的DSP的解碼器
文件頁數(shù)： 41/57頁
文件大小： 284K
代理商： TLV320AIC10I
4–5
4.3.10 Power Supply
4.3.10.1Low-Power Mode (set control register bit D7 to 1)
PARAMETER
TEST CONDITIONS
MIN
TYP
MAX
UNIT
PD
Power dissipation
All sections on, VDD = 3.3 V
All sections on, AVDD = 3.3 V
All sections on, AVDD = 5 V
All sections on, AVDD = 3.3 V
All sections on, AVDD = 5 V
39.3
mW
IDD(analog)
IDD (analog)
Supply current
9.7
mA
11.2
mA
IDD(digital)
IDD (digital)
Supply current
2.3
mA
4.9
mA
4.3.10.2Normal Operation
PARAMETER
TEST CONDITIONS
MIN
TYP
MAX
UNIT
PD
Power dissipation
All sections on, VDD = 3.3 V
All sections on, AVDD = 3.3 V
All sections on, AVDD = 5 V
Power down, AVDD = 3.3 V
Power down, AVDD = 5 V
All sections on, AVDD = 3.3 V
All sections on, AVDD = 5 V
Power down, AVDD = 3.3 V
Power down, AVDD = 5 V
48.5
mW
13.6
mA
IDD(analog)
IDD (analog)
Supply current
14.8
mA
μ
A
μ
A
mA
3
11
1.1
IDD(digital)
IDD (digital)
Supply current
2.3
mA
0.15
mA
0.6
mA
4.4
Timing Requirements (see Parameter Measurement Information)
4.4.1
Master Mode Timing Requirements
PARAMETERS
TEST CONDITIONS
MIN
TYP
MAX
UNIT
ns
td1
td2
tsu1
th1
ten1
tdis1
td3
td(CH-FL)
td(CH-FH)
twH
twL
Delay time, SCLK
↑
to FS
↓
Delay time, SCLK
↑
to DOUT
Setup time, DIN, before SCLK low
5
15
ns
5
ns
Hold time, DIN, after SCLK high
Enable time, FS
↓
to DOUT
Disable time, FS
↑
to DOUT Hi-Z
Delay time, MCLK
↓
to SCLK
↑
Delay time, SCLK high to FS/FSD high (see Figure 5-1)
1/2T+5
ns
1/2T+5
ns
CL = 20 pF
5
ns
10
ns
5
ns
Delay time, SCLK high to FS/FSD high
5
ns
Pulse duration, MCLK high
Pulse duration, MCLK low
12.5
12.5
ns
ns
相關PDF資料
PDF描述
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