參數(shù)資料
型號： ST92186B
英文描述： 8/16-BIT MCU FOR TV APPLICATIONS WITH UP TO 32K ROM AND ENHANCED ON-SCREEN-DISPLAY
中文描述： 16位產(chǎn)品的電視控制器的32K ROM的和更豐富的應(yīng)用，屏幕顯示
文件頁數(shù)： 200/230頁
文件大?。?/td> 2743K
代理商： ST92186B
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200/230
ST92163 - A/D CONVERTER (A/D)
8.6 A/D CONVERTER (A/D)
8.6.1 Introduction
The 8 bit Analog to Digital Converter uses a fully
differential analog configuration for the best noise
immunity and precision performance. The analog
voltage references of the converter are connected
to the internal AV
DD
& AV
SS
analog supply pins of
the chip if they are available, otherwise to the ordi-
nary V
DD
and V
SS
supply pins of the chip. The
guaranteed accuracy depends on the device (see
Electrical Characteristics). A fast Sample/Hold al-
lows quick signal sampling for minimum warping
effect and conversion error.
8.6.2 Main Features
I
8-bit resolution A/D Converter
I
Single Conversion Time (including Sampling
Time):
– 138 internal system clock periods in slow
mode (~5.6 μs @25Mhz internal system
clock);
– 78 INTCLK periods in fast mode (~6.5 μs @
12MHZ internal system clock)
I
Sample/Hold: Tsample=
– 84 INTCLK periods in slow mode (~3.4 μs
@25Mhz internal system clock)
– 48 INTCLK periods in fast mode (~4 μs
@12Mhz internal system clock)
I
Up to 8 Analog Inputs (the number of inputs is
device dependent, see device pinout)
I
Single/Continuous Conversion Mode
I
External/Internal source Trigger (Alternate
synchronization)
I
Power Down mode (Zero Power Consumption)
I
1 Control Logic Register
I
1 Data Register
8.6.3 General Description
Depending on the device, up to 8 analog inputs
can be selected by software.
Different conversion modes are provided: single,
continuous, or triggered. The continuous mode
performs a continuous conversion flow of the se-
lected channel, while in the single mode the se-
lected channel is converted once and then the log-
ic waits for a new hardware or software restart.
A data register (ADDTR) is available, mapped in
page 62, allowing data storage (in single or contin-
uous mode).
The start conversion event can be managed by
software, writing the START/STOP bit of the Con-
trol Logic Register or by hardware using either:
– An external signal on the EXTRG triggered input
(negative edge sensitive) connected as an Alter-
nate Function to an I/O port bit
– An On Chip Event generated by another periph-
eral, such as the MFT (Multifunction Timer).
Figure 89. A/D Converter Block Diagram
n
S
SUCCESSIVE
APPROXIMATION
REGISTER
ANALOG
MUX
DATA
REGISTER
CONTROL LOGIC
S/H
Ain1
Ainx
INTRG
(On Chip Event)
Ain0
EXTRG
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PDF描述
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