參數(shù)資料
型號(hào)： P9S12XEP100J1MAA
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： Microcontrollers
中文描述： 微控制器
文件頁(yè)數(shù)： 140/1036頁(yè)
文件大小： 3356K
代理商： P9S12XEP100J1MAA
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Chapter 2 Port Integration Module (S12XEPIMV1)
MC9S12XE-Family Reference Manual , Rev. 1.07
140
Freescale Semiconductor
NOTE
Due to internal synchronization circuits, it can take up to 2 bus clock cycles
until the correct value is read on PTH or PTIH registers, when changing the
DDRH register.
2.3.56
Port H Reduced Drive Register (RDRH)
2
DDRH
Port H data direction
—
This register controls the data direction of pin 2.
The enabled SCI7 forces the I/O state to be an input. Depending on the configuration of the enabled routed SPI1
this pin will be forced to be input or output. In those cases the data direction bits will not change. The DDRM bits
revert to controlling the I/O direction of a pin when the associated peripheral module is disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
1
DDRH
Port H data direction
—
This register controls the data direction of pin 1.
The enabled SCI6 forces the I/O state to be an output. Depending on the configuration of the enabled routed SPI1
this pin will be forced to be input or output. In those cases the data direction bits will not change. The DDRM bits
revert to controlling the I/O direction of a pin when the associated peripheral module is disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
0
DDRH
Port H data direction
—
This register controls the data direction of pin 0.
The enabled SCI6 forces the I/O state to be an input. Depending on the configuration of the enabled routed SPI1
this pin will be forced to be input or output. In those cases the data direction bits will not change. The DDRM bits
revert to controlling the I/O direction of a pin when the associated peripheral module is disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
Address 0x0263
Access: User read/write
1
1
Read: Anytime.
Write: Anytime.
7
6
5
4
3
2
1
0
R
RDRH7
RDRH6
RDRH5
RDRH4
RDRH3
RDRH2
RDRH1
RDRH0
W
Reset
0
0
0
0
0
0
0
0
Figure 2-54. Port H Reduced Drive Register (RDRH)
Table 2-50. DDRH Register Field Descriptions (continued)
Field
Description
相關(guān)PDF資料
PDF描述
PAC7101 Microcontroller Family Hardware Specifications
PAC7106 Microcontroller Family Hardware Specifications
PAC7111 Microcontroller Family Hardware Specifications
PAC7112 Microcontroller Family Hardware Specifications
PAC7116 Microcontroller Family Hardware Specifications
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
P9S12XEP100J1MAAR 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:Microcontrollers
P9S12XEP100J1MAG 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:Microcontrollers
P9S12XEP100J1MAGR 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:Microcontrollers
P9S12XEP100J1MAL 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:Microcontrollers
P9S12XEP100J1MALR 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:Microcontrollers
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