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參數(shù)資料
| 型號： | P9S12XEP100J1CAA |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 816/1036頁 |
| 文件大?。?/td> | 3356K |
| 代理商： | P9S12XEP100J1CAA |
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Chapter 21 Timer Module (TIM16B8CV2) Block Description
MC9S12XE-Family Reference Manual , Rev. 1.07
816
Freescale Semiconductor
NOTE
If the timer is not active (TEN = 0 in TSCR), there is no divide-by-64
because the
÷
64 clock is generated by the timer prescaler.
Table 21-16. PACTL Field Descriptions
Field
Description
6
PAEN
Pulse Accumulator System Enable
— PAEN is independent from TEN. With timer disabled, the pulse
accumulator can function unless pulse accumulator is disabled.
0 16-Bit Pulse Accumulator system disabled.
1 Pulse Accumulator system enabled.
5
PAMOD
Pulse Accumulator Mode
— This bit is active only when the Pulse Accumulator is enabled (PAEN = 1). See
Table 21-17
.
0 Event counter mode.
1 Gated time accumulation mode.
4
PEDGE
Pulse Accumulator Edge Control
— This bit is active only when the Pulse Accumulator is enabled (PAEN = 1).
For PAMOD bit = 0 (event counter mode). See
Table 21-17
.
0 Falling edges on IOC7 pin cause the count to be incremented.
1 Rising edges on IOC7 pin cause the count to be incremented.
For PAMOD bit = 1 (gated time accumulation mode).
0 IOC7 input pin high enables M (bus clock) divided by 64 clock to Pulse Accumulator and the trailing falling
edge on IOC7 sets the PAIF flag.
1 IOC7 input pin low enables M (bus clock) divided by 64 clock to Pulse Accumulator and the trailing rising edge
on IOC7 sets the PAIF flag.
3:2
CLK[1:0]
Clock Select Bits —
Refer to
Table 21-18
.
1
PAOVI
Pulse Accumulator Overflow Interrupt Enable
0 Interrupt inhibited.
1 Interrupt requested if PAOVF is set.
0
PAI
Pulse Accumulator Input Interrupt Enable
0 Interrupt inhibited.
1 Interrupt requested if PAIF is set.
Table 21-17. Pin Action
PAMOD
PEDGE
Pin Action
0
0
Falling edge
0
1
Rising edge
1
0
Div. by 64 clock enabled with pin high level
1
1
Div. by 64 clock enabled with pin low level
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