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參數(shù)資料
| 型號： | P9S12XEP100J1CAA |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 709/1036頁 |
| 文件大小： | 3356K |
| 代理商： | P9S12XEP100J1CAA |
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Chapter 18 Pulse-Width Modulator (S12PWM8B8CV1)
MC9S12XE-Family Reference Manual Rev. 1.07
Freescale Semiconductor
709
18.3.2.5
PWM Center Align Enable Register (PWMCAE)
ThePWMCAEregistercontainseightcontrolbitsfortheselectionofcenteralignedoutputsorleftaligned
outputs for each PWM channel. If the CAEx bit is set to a one, the corresponding PWM output will be
center aligned. If the CAEx bit is cleared, the corresponding PWM output will be left aligned. See
Section 18.4.2.5, “Left Aligned Outputs”
and
Section 18.4.2.6, “Center Aligned Outputs”
for a more
detailed description of the PWM output modes.
Read: Anytime
Write: Anytime
NOTE
Write these bits only when the corresponding channel is disabled.
18.3.2.6
PWM Control Register (PWMCTL)
The PWMCTL register provides for various control of the PWM module.
Read: Anytime
Write: Anytime
There are three control bits for concatenation, each of which is used to concatenate a pair of PWM
channels into one 16-bit channel. When channels 6 and 7are concatenated, channel 6 registers become the
high order bytes of the double byte channel. When channels 4 and 5 are concatenated, channel 4 registers
become the high order bytes of the double byte channel. When channels 2 and 3 are concatenated, channel
Module Base + 0x0004
7
6
5
4
3
2
1
0
R
W
CAE7
CAE6
CAE5
CAE4
CAE3
CAE2
CAE1
CAE0
Reset
0
0
0
0
0
0
0
0
Figure 18-7. PWM Center Align Enable Register (PWMCAE)
Table 18-7. PWMCAE Field Descriptions
Field
Description
7–0
CAE[7:0]
Center Aligned Output Modes on Channels 7–0
0 Channels 7–0 operate in left aligned output mode.
1 Channels 7–0 operate in center aligned output mode.
Module Base + 0x0005
7
6
5
4
3
2
1
0
0
0
R
W
CON67
CON45
CON23
CON01
PSWAI
PFRZ
Reset
0
0
0
0
0
0
0
0
= Unimplemented or Reserved
Figure 18-8. PWM Control Register (PWMCTL)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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