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參數(shù)資料
| 型號： | MT47H64M16HR-3IT |
| 元件分類： | DRAM |
| 英文描述： | 64M X 16 DDR DRAM, 0.4 ns, PBGA84 |
| 封裝： | 8 X 12.50 MM, ROHS COMPLIANT, FBGA-84 |
| 文件頁數(shù)： | 24/129頁 |
| 文件大?。?/td> | 9252K |
| 代理商： | MT47H64M16HR-3IT |
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Figure 4: 128 Meg x 8 Functional Block Diagram
Bank 5
Bank 6
Bank 7
Bank 4
Bank 7
Bank 4
Bank 5
Bank 6
14
Row-
address
MUX
Control
logic
Column-
address
counter/
latch
Mode
registers
10
A0–A13,
BA0–BA2
14
Address
register
17
256
(x32)
8,192
Column
decoder
Bank 0
Memory array
(16,384 x 256 x 32)
Bank 0
row-
address
latch
and
decoder
16,384
Sense amplifers
Bank
control
logic
17
Bank 1
Bank 2
Bank 3
14
8
3
2
Refresh
counter
8
2
32
CK out
Data
UDQS, UDQS#
LDQS, LDQS#
CK,CK#
CK, CK#
COL0, COL1
CK in
DRVRS
DLL
MUX
DQS
generator
8
2
Read
latch
WRITE
FIFO
and
drivers
Data
8
32
2
Mask
2
4
8
2
Bank 1
Bank 2
Bank 3
Input
registers
DM
DQ0–DQ7
RAS#
CAS#
CK
CS#
WE#
CK#
Command
decode
CKE
ODT
I/O gating
DM mask logic
DQS, DQS#
RDQS#
RDQS
Vdd Q
R1
R2
sw1 sw2
Vss Q
sw1 sw2
ODT control
sw3
R3
sw3
R1
R2
sw1 sw2
R3
sw3
R1
R2
sw1 sw2
R3
sw3
RCVRS
1Gb: x4, x8, x16 1.55V DDR2 SDRAM
Functional Block Diagrams
PDF: 09005aef82b91d01
1GbDDR2_1_55V.PDF Rev. A 5/09 EN
12
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相關PDF資料 |
PDF描述 |
|---|---|
| MT48H8M16LFB4-8IT:JTR | 8M X 16 SYNCHRONOUS DRAM, 6 ns, PBGA54 |
| MT48LC4M32TG-10 | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
| MT48V8M16LFB4-8XT | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
| MT48LC4M32LFB5-10ES:G | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PBGA90 |
| MT48V4M32TG-8XT | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H64M16HR-3L | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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